【正文】 連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）?！?1) CLB是FPGA的主要組成部分。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’ 、F’和H’。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過(guò)對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來(lái)選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。 “CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類(lèi)似于ROM?！绷硪环矫妫壿嫼瘮?shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫(xiě)存儲(chǔ)器使用，它由信號(hào)變換電路控制。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延時(shí)幾納秒（或者不延時(shí)）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號(hào)OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。(3) 可編程互連資源IR。IR主要由許多金屬線(xiàn)段構(gòu)成，這些金屬線(xiàn)段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線(xiàn)實(shí)現(xiàn)各種電路的連接。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖22所示。 HDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。 HDL文件。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 HDL源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線(xiàn)。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。動(dòng)態(tài)顯示模塊是對(duì)計(jì)數(shù)器的計(jì)數(shù)進(jìn)行譯碼，送到LED顯示。use 。entity Clock is port( mode, set, clr, clk ,k:in std_logic。end entity。signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto 0)。signal segDat: std_logic_vector(3 downto 0)。signal set_reg, blink_clk: std_logic。 BCDOut : out std_logic_vector(7 downto 0) )。BEGIN process(mode) begin if (clr=39。) then state=00。event and mode=39。) then state=state+1。 end if。 process(state, blink_clk) begin case state is when 00 = blink=000。039。 when 10 = blink=(1=blink_clk, others=39。)。039。 end case。 process(Mon, Year,d)begin case Mon is when 000001 = d=011111。 when 010100 = d=011101。 when 011100 = d=011101。 when 100100 = d=011101。 when 101100 = d=011101。 when 110100 = d=011101。 when 111100 = d=011101。 end case。 when 000100 = d=011110。 when 000110 = d=011110。 when 001000 = d=011111。 when 001010 = d=011111。 when 001100 = d=011111。 end case。process(clk)variable blink_t: std_logic_vector(13 downto 0)。139。039。039。 else if (clk39。139。039。 blink_clk=not blink_clk。 end if。 end if。process(clk, state)variable clk_t: std_logic_vector(16 downto 0)。139。 Min=000000。 Year=000000。 Day=000000。039。set_reg=39。 else if (clk39。139。039。 if (Sec=59) then Sec=(others=39。)。039。 if (Hour=23) then Hour=(others=39。)。 if (Mon=12) then Mon=000001。 else Year=Year+1。 else Mon=Mon+1。 else Day=Day+1。 else Hour=Hour+1。 else Min=Min+1。 else Sec=Sec+1。 else clk_t:=clk_t+1。when 01 = if(k=39。)then if (set=39。) then if set_reg=39。 then set_reg=39。 if (Year=63) then Year=000001。 end if。 else set_reg=39。 end if。139。039。139。039。 else Hour=Hour+1。 end if。039。 end if。139。139。039。139。 else Mon=Mon+1。 end if。039。 else if (set=39。) then if set_reg=39。 then set_reg=39。 if (Min=59) then Min=(others=39。)。 end if。 else set_reg=39。 end if。 when 11 = if(k=39。)then if (set=39。) then if set_reg=39。 then set_reg=39。 if (Day=d) then Day=000001。 end if。 else set_reg=39。 end if。139。039。139。039。 else Sec=Sec+1。 end if。039。 end if。 end if。 end process。 MBCD : BCD port map(Min, BCDM)。 NBCD : BCD port map(Year, BCDN)。 RBCD : BCD port map(Day, BCDR)。begin if (clr=39。) then t:=(others=39。)。039。 else if (clk39。139。 case t is when 000 = if(k=39。)then segDat=BCDN(7 downto 4) or (blink(2) amp。blink(2)amp。 segctr=10000000。blink(2)amp。blink(2))。 end if。139。blink(2)amp。 blink(2))。 else segDat=BCDH(3 downto 0) or (blink(2