【正文】 ........................................34 高精度 RC 震蕩電路的設(shè)計 ...............................34 多諧震蕩器 ........................................34 門電路組成的多諧震蕩器 ................................34 石英晶體震蕩器 ........................................35 石英晶體的電特性 ......................................36 石英晶體震蕩器電路的工作原理 ..........................36 元器件及參數(shù)的確定： ..................................37 分頻電路的設(shè)計: .......................................37 電路的安裝與調(diào)試 ......................................40 PCB 設(shè)計 ..............................................41第 5 章 結(jié) 論 ...............................................46致 謝 ......................................................47參考文獻 ....................................................48Q260046902 專業(yè)做論文1第 1 章 前 言新型高精度 RC 震蕩器的探討，是振蕩電路若要滿足頻率穩(wěn)定度、波形純正度、溫度特性、電源電壓特性等，需要掌握的技術(shù)范圍廣大。例如，以元器件廉價作為前提，要求設(shè)計的規(guī)格是振蕩頻率穩(wěn)定性高、波形失真小時，這就需要研究兼顧兩者的規(guī)格要求，采取折衷方案進行合理設(shè)計。原因是元器件的性能也有與電氣特性無關(guān)的時候。若沒有這些綜合技術(shù)，就無法設(shè)計出性能均衡的振蕩電路。因此我們需要用一個好的設(shè)計方案來實現(xiàn)。本作品的主要技術(shù)指標(biāo):主頻：；分頻：64KHz 、32KHz 、 16KHz 、8KHz 、1KHz；精度：% 。(1) 時鐘產(chǎn)生部分采用石英晶體振蕩器產(chǎn)生正弦信號，然后通過門電路得到方波。(3) PCB 的設(shè)計 作品軟件設(shè)計軟件設(shè)計部分為：(1) 用 MAXPLUSⅡ開發(fā)軟件進行分頻器原理圖的設(shè)計與仿真(2) 分頻用 MAXPLUSⅡ開發(fā)軟件進行器 VHDL 語言的編寫與仿真。其基本功能是統(tǒng)計時鐘脈沖的個數(shù)，即實現(xiàn)計數(shù)操作，也可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖等。計數(shù)器的種類很多，分類方法也不相同：(1)按照脈沖輸入方式的不同，可以份為同步計數(shù)器和異步計數(shù)器(2)按進位體制的不同，可以分為二進制和非二進制計數(shù)器(3)按計數(shù)過程中數(shù)字增減趨勢的不同，可以為加計數(shù)器、減計數(shù)器和可逆計數(shù)器。我們把觸發(fā)器的這種特性叫做“ 記憶” ，利用觸發(fā)器的這種“記憶 ”功能可以構(gòu)成各種類型的計數(shù)器。GG2 構(gòu)成基本 RS 觸發(fā)器，Rd、Sd為直接復(fù)位、置位端，GGGG6 構(gòu)成維持阻塞觸發(fā)方式的引導(dǎo)回路，D 為信號輸入端，CP 為時鐘脈沖輸入端。當(dāng)時鐘脈沖到來之后，由于 D=0，G5 輸出 Q5=1。同時，Q3=0 通過反饋線使 G5 的輸出 Q5=1。(2) D=1：無論觸發(fā)器處于什么狀態(tài)，在時鐘脈沖沒有到來之前，CP=0，GG4 輸出均為 1，觸發(fā)器維持不變。當(dāng)時鐘脈沖到來后，在 CP=1 和 Q6=1 的共同作用下，G4 輸出 Q4=0，G2 輸出 Q=1，它與 D 端對應(yīng)。Q260046902 專業(yè)做論文5 邏輯真值表，狀態(tài)轉(zhuǎn)換圖由上分析可得邏輯真值表和狀態(tài)轉(zhuǎn)換真值表以及邏輯函數(shù)關(guān)系式；Qn+1=D表 21 狀態(tài)轉(zhuǎn)換真值表 Qn D Qn+10 0 01 0 00 1 11 1 1表 22 邏輯真值表D Qn+10 01 1該觸發(fā)器的特點：1 觸發(fā)器輸出狀態(tài)的轉(zhuǎn)換發(fā)生在 CP 脈沖的上升沿。 分頻器的設(shè)計我們知道二進制是逢二進一。而觸發(fā)器的也具有高低電平狀態(tài)，因此可以用一個觸發(fā)器表示 1 位二進制數(shù)。圖 21 給出了分頻器的電路圖，該電路是由 12 個上升沿觸發(fā)的 D觸發(fā)器組成的 12 位的二進制異步加計數(shù)器。同時，各 Q 端與相鄰高1 位觸發(fā)器的時鐘脈沖輸入端相連。由于第 1 個觸發(fā)器處于 0 狀態(tài)，Q0=0， D0=0。這時的計數(shù)器的狀態(tài)為 111111111111。當(dāng)?shù)?3 個計數(shù)脈沖到來后，第 1 個觸發(fā)器的 Q0 由 0 變?yōu)?1 是正跳變使得第二個觸發(fā)器翻轉(zhuǎn)，Q 2 由 1 變?yōu)?0，第 3 個觸發(fā)器及后面的觸發(fā)器不翻轉(zhuǎn)。當(dāng)?shù)?4 個計數(shù)脈沖到來后，第 1 個觸發(fā)器的 Q0 為 1 變?yōu)?0 是負(fù)跳變，后面的觸發(fā)器不翻轉(zhuǎn)，此時計數(shù)器的狀態(tài)為 11111111100。而每輸入一個計數(shù)脈沖，第一個觸發(fā)器就翻轉(zhuǎn)一次。輸入第 40960000 個脈沖后，計數(shù)器又回到 1111111111 狀態(tài)。由此可知該計數(shù)器是一個異步減計數(shù)器。于是第 2 位觸發(fā)器 Q 端波形為二分頻我們?nèi)?，?6，7，8，9，12 位觸發(fā)器的 Q 端就可以得到我們，所需要的時鐘。MAX+PLUSⅡ具有開放的界面，支持多平臺工作，還具有核開放的特點，允許設(shè)計人員添加自己的宏功能模塊。該軟件支持各種語言輸入，包括 VHDL、Verilog、和 Altera自己的硬件描述語言 AHDL。 圖 24 MAX+PLUSⅡ的設(shè)計流程 (1)輸入設(shè)計項目邏輯設(shè)計的輸入方法有原理圖輸入（gdf） 、文本輸入、 （vhd） 、波形輸入（wdf）以及第三方 EDA 工具生成的文件。(2)編譯設(shè)計項目首先，根據(jù)設(shè)計項目要求設(shè)定編譯參數(shù)和編譯策略，然后對設(shè)計項目進行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件（rtp）,延時信息文件（snf）等，供分析、仿真和編程使用。我們采用的是功能仿真，是指在不考慮器件延時的理想情況下仿真設(shè)計項目的一種項目驗證方法，成為前仿真。Q260046902 專業(yè)做論文9(4)編程驗證設(shè)計項目用 MAX+PLUSⅡ編程器通過 Altera 編程硬件或其它工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過仿真后的編程目標(biāo)文件編入所選定的 Altera 可編程邏輯器件中，然后加入實際激勵信號，測試是否達到設(shè)計要求。最后的電路圖如圖 27圖 27 電路圖（4）保存文件：點擊 file 菜單 ﹥save as。如圖 28 所示：Q260046902 專業(yè)做論文11圖 28 項目示意圖 編譯我們先要指定所用芯片的型號，菜單：AssignDevice如圖 29 所示圖 29 Device 編譯對話框?qū)棾鲆淮翱冢ㄗ⒁獍?show only fastest speed grades 前的鉤去掉,否則看不到 EPM7064SLC4410）Q260046902 專業(yè)做論文12圖 210 EPM7064SLC4410 編譯對話框在 Debice Family 中選擇 MAX7000S，DEVICE 選擇EPM7064SLC4410。Compile如果設(shè)計正確，將如下圖 211 所示，點確認(rèn)圖 211 編譯對話框 波形仿真此過程主要是用軟件來仿真你的設(shè)計，看看結(jié)果是否符合你的設(shè)計要求編譯好以后，打開波形編輯器，MAX+PLUSIIWaveform Editor然后載入端口,NodeEnter Nodes from SNF將彈出如下對話框：Q260046902 專業(yè)做論文13圖 212 Enter Nodes from SNF 對話框點 List,將出現(xiàn)端口列表，你默認(rèn)是選擇全部，你也可以通過左鍵和Ctrl 組合來選擇你想要的信號。圖 213 List SNF 對話框然后設(shè)置仿真結(jié)束時間（這個在設(shè)計中也經(jīng)常用到，否則默認(rèn)的仿真時間只有 1us）點擊：FileEnd Time 設(shè)置為 100us。依次類推，可以得出結(jié)論波形圖顯示的邏輯功能和設(shè)計目的完全一樣 VHDL 語言設(shè)計該部分由同組的同學(xué)設(shè)計，其具體的實現(xiàn)過程為：新建 VHDL 文檔FILENEWQ260046902 專業(yè)做論文16圖 218 新建 VHDL 文檔連后選擇 Text Editor File 文件，點 OK 如下圖 219圖 219 Text Editor File 對話框輸入設(shè)計文件在文本窗口中輸入以下 VHDL 源程序：library ieee。use ieee. std_ logic_ arith. all。entity clk _ div is port ( clk :in std_ logic。Q260046902 專業(yè)做論文17 clk_div64 :out std _ logic。 clk_div256 :out std_ logic。 clk_div4096:out std _logic)。architecture rtl of clk_div is signal count: std_logic_vector(5 down to 0)。 event and clk=39。) then if count=111111111111 then count=(others=39。)。 end if。 end process。 clk_div64=count(1)。 clk_div256=count(3)。 clk_div4096=count(5)。Q260046902 專業(yè)做論文18保存文件FILESAVE，或點工具欄上的存盤符號圖 220 保存對話框把文件保存為 （路徑中不要有中文字符，Automatic Extension ）圖 221 對話框把文件設(shè)為當(dāng)前工程：FILEPROJECTSET PROJECT TO CURRENT FILE 至此，程序輸入就已經(jīng)完成了。 下載驗證: 選擇指定芯片的管腳（也就是把你設(shè)計的 IO 口如 clk， clr 指定到芯片Q260046902 專業(yè)做論文19對應(yīng)的管腳上）AssignPin/Location/Chip（也可以在空白處點右鍵，選AssignPin/Location/Chip）圖 222 Pin/Location 對話框?qū)棾鱿聢D窗口：圖 223 對話框在 Node Name 中添入 clk，Chip Resource 下的 Pin 中輸入管腳43，在 Pin type 中輸入 input，點 ADD 連后同樣指定以下管腳：Q260046902 專業(yè)做論文20表 23 管腳輸入值 Node name pin Pin typeclk 44 inputclr 45 inputQ1 36 outputQ2 37 outputQ3 34 outputQ4 33 outputQ5 40 output點擊菜單 MAX+plusII programmer圖 224 programme 對話框?qū)棾鼍幊檀翱冢篞260046902 專業(yè)做論文21圖 225 編程窗口我們現(xiàn)在先要選擇適當(dāng)?shù)木幊唐鳎?一定要打開編程窗口才可以看到這些設(shè)置）圖 226 編程窗口設(shè)置設(shè)置如下：Hardware Type 選擇 Byte Blaster[MV]Q260046902 專業(yè)做論文22圖 227 Byte Blaster[MV]窗口設(shè)置點擊圖中的 Program，將看到紅條不斷添滿狀態(tài)條，最后彈出編程成功的窗口，如圖圖 228 編程成功的窗口下載結(jié)束