fpgacpld數(shù)字電路設(shè)計經(jīng)驗分享-在線瀏覽
2024-08-09 18:04本頁面
【正文】 描述的觸發(fā)器和所存器以及綜合器產(chǎn)生的電路邏輯圖。q=d。所存器的語言描述：process(en,d)beginif en=’1’ thenq=d。end process。elseq=b。end process。因此，異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識別為l或0。另外，在FPGA的內(nèi)部資源里最重要的一部分就是其時鐘資源（全局時鐘網(wǎng)絡(luò)），它一般是經(jīng)過FPGA的特定全局時鐘管腳進(jìn)入FPGA內(nèi)部，后經(jīng)過全局時鐘BUF適配到全局時鐘網(wǎng)絡(luò)的，這樣的時鐘網(wǎng)絡(luò)可以保證相同的時鐘沿到達(dá)芯片內(nèi)部每一個觸發(fā)器的延遲時間差異是可以忽略不計的。如果一個設(shè)計沒有使用時鐘樹提供的時鐘，那么這些設(shè)計工具有的會拒絕做延時分析有的延時數(shù)據(jù)將是不可靠的。其實(shí)這樣的方法是不規(guī)范的。if fck=’1’ thencount=(others=’0’)。end if。processbeginwait until count(2)’event and count(2)=’1’ 。end process。布局布線器最終給出的時間分析也是不可靠的。processbeginwait until clk’event and clk=’1’ 。end if。或者分成兩步來寫：process(count)beginif count(2 downto 0)=”000” thenen=’1’。end if。processbeginwait until clk’event and clk=’1’ 。end if。這樣做是相當(dāng)于產(chǎn)生了一個8分頻的使能信號，在使能信號有效的時候?qū)ata數(shù)據(jù)采樣到shift_reg寄存器中。下面的圖形更能看得清楚。那么遇到這種情況該如何處理呢？首先在FPGA中要產(chǎn)生延時，信號必須經(jīng)過一定的物理資源。需要說明的是在FPGA/CPLD內(nèi)部結(jié)構(gòu)是一種標(biāo)準(zhǔn)的宏單元，下圖是Xilinx公司的Spartans II系列器件的一個標(biāo)準(zhǔn)宏單元。在實(shí)際應(yīng)用中，當(dāng)一個模塊內(nèi)的組合邏輯被使用了那么與其對應(yīng)的觸發(fā)器也就不能用了；同樣如果觸發(fā)器單元被用了那么組合邏輯單元也就廢了?，F(xiàn)面的一個例子是前一段時間我在公司遇到的一個設(shè)計。該設(shè)計實(shí)際使用的寄存器資源只有109個，占整個器件資源的42%。而且我懷疑經(jīng)過這么多邏輯的延時后所產(chǎn)生的信號還能保持原來的性能不。但在ＦＰＧＡ中，開發(fā)軟件在綜合設(shè)計時會將這些門當(dāng)作冗余邏輯去掉，達(dá)不到延時的效果。在此，可以用高頻時鐘來驅(qū)動一移位寄存器，待延時信號作數(shù)據(jù)輸入，按所需延時正確設(shè)置移位寄存器的級數(shù)，移位寄存器的輸出即為延時后的信號。對于數(shù)據(jù)信號的延時，在輸出端用數(shù)據(jù)時鐘對延時后信號重新采樣，就可以消除誤差。電路圖和仿真波形如下圖所示：當(dāng)然這樣做對原來信號高低電平的寬度會稍有改變，但只要是在與其接口的芯片的容許范圍之內(nèi)就不會影響到功能的實(shí)現(xiàn)。同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，如下圖：（Tco是觸發(fā)器時鐘到數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立時間）假設(shè)數(shù)據(jù)已經(jīng)被時鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個觸發(fā)器的Q端需要Tco，再經(jīng)過組合邏輯的延時Tdelay到達(dá)的第二個觸發(fā)器的D端，要想時鐘能在第二個觸發(fā)器再次被穩(wěn)定的鎖入觸發(fā)器，則時鐘的延遲不能晚于Tco+Tdelay+Tsetup，（我們可以回顧一下前面講過的建立和保持時間的概念，就可以理解為什么公式最后要加上一個Tdelay） 由以上分析可知：最小時鐘周期：T=Tco+Tdelay+Tsetup 最快時鐘頻率 F= 1/T PLD開發(fā)軟件也正是通過這個公式來計算系統(tǒng)運(yùn)行速度Fmax注：在這個邏輯圖中有個參數(shù)：Tpd ,即時鐘的延時參數(shù)，我們在剛才做時間分析的時候，沒有提這個參數(shù)，（如果使用PLD的全局時鐘型號，Tpd可以為0，如果是普通時鐘，則不為0）。當(dāng)然以上全部分析的都是器件內(nèi)部的運(yùn)行速度，如果考慮芯片I/O管腳延時對系統(tǒng)速度的影響，那么還需要加一些修正。所以縮短觸發(fā)器間組合邏輯的延時是提高同步電路速度的關(guān)鍵。如圖2所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。對于圖3的上半部分，它時鐘頻率受制于第二個較大的組合邏輯的延時，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸。而且你必須了解這些選項的含義、使用背景等。當(dāng)設(shè)計的運(yùn)行速度不符合系統(tǒng)設(shè)計要求的時候我們可以首先找到不能滿足要求的關(guān)鍵路徑，按照上述的方法將關(guān)鍵路徑上的組合邏輯拆分成多個中間用觸發(fā)器隔開，這樣很容易就可以從根本上提升系統(tǒng)的運(yùn)行速度了。比如現(xiàn)在設(shè)計需要產(chǎn)生一個32位的加法器，并且要求能夠工作在50MHz。 下面是原來在寬帶接入服務(wù)器設(shè)計中的流量統(tǒng)計單元中的32位加法器的描述： flow count element temporary puting 12 bits adderprocess(Count_0_en,count_buffer,Len,Carry_0_0,Carry_0_1)begincase Count_0_en is1st Step addition (10 downto 0) + (10 downto 0)when 001 = add
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