基于ad9852的dds信號源設(shè)計-在線瀏覽
2024-08-08 00:52本頁面
【正文】 優(yōu)點，但是由于大量的倍頻，混頻等電路，就要有不少濾波電路，使合成器的設(shè)備結(jié)構(gòu)十分復雜、體積龐大、成本高，而且容易產(chǎn)生過多的雜散分量，難以達到較高的頻譜純度。此方法只能產(chǎn)生標準波形，不能產(chǎn)生任意波形.間接合成(Indirect Frequency Synthesis，簡稱IS)又稱鎖相頻率合成(Phase Locked Loop Frequency Synthesis，簡稱PLLFS)，是利用鎖相環(huán)路的窄帶跟蹤特性來得到不同的頻率。目前在各種無線電臺中使用的頻率合成器普遍采用可變數(shù)字式鎖相環(huán)頻率合成器，通過CPU控制可獲得不同的頻點。但鎖相頻率合成器頻率轉(zhuǎn)換時間較長，且合成的正弦波的參數(shù)，如幅度、頻率和相位較難控制。鎖相環(huán)式頻率合成器具有很好的窄帶跟蹤特性，可以很好地選擇所需頻率的信號，抑制雜散分量，并且避免了大量的濾波器，有利于集成化和小型化。除此之外，由模擬方法合成的正弦波的參數(shù)，如幅度、頻率和相位都很難控制。直接數(shù)字式頻率合成(Direct Digital Frequency Synthesis，簡稱DDS或DDFS)是近年來發(fā)展起來的新的頻率合成技術(shù)。此方法是用隨機讀寫存儲器RAM存儲一個波形周期的量化數(shù)據(jù)，按照不同頻率要求以頻率控制字為步進對相位增量進行累加，以累加相位值作為地址碼讀取存放在存儲器內(nèi)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和濾波可得所需波形輸出。信號源的一個重要指標就是能輸出頻率準確可調(diào)的所需信號。利用頻率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。頻率合成器的主要指標如下:1. 輸出頻率的范圍:指的是輸出的最小頻率和最大頻率之間的變化范圍。:指的是輸出頻率的最小間隔.:指的是輸出由一種頻率轉(zhuǎn)換成另一種頻率的時間。6. 調(diào)制性能:指的是頻率合成器是否具有調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)等功能。DDS的設(shè)計思想完全是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的。圖1 是DDS的基本原理圖圖1 DDS基本原理圖頻率控制字M和相位控制字分別控制DDS輸出正（余）弦波的頻率和相位。每來一個時鐘脈沖，相位寄存器以步長M增加。正（余）弦查找表由ROM構(gòu)成，內(nèi)部存有一個完整周期正弦波的數(shù)字幅度信息，每個查找表的地址對應(yīng)正弦波中0～360176。查找表把輸入的地址信、惠映射成正（余）弦波的數(shù)字幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器DAC的輸入端，DAC輸出的模擬信號經(jīng)過低通濾波器（LPF），可得到一個頻譜純凈的正（余）弦波。輸出的正（余）弦波周期為Tout=(2N/M）TC，頻率為fout=（M/2N）fc。圖 1中虛方框內(nèi)的部分是DDS的核心單元。當采用標準時鐘源時，AD9852可產(chǎn)生高穩(wěn)定的頻率、相位、幅度可編程的正、余弦輸出，可用作捷變頻本地振蕩器和各種波形產(chǎn)生器。其頻率轉(zhuǎn)換速度可達每秒100106個頻率點。在AD9852芯片內(nèi)部時鐘輸入端有4～20倍可編程參考時鐘鎖相倍頻電路，外部只需輸入一低頻參考時鐘60MHz，通過AD9852芯片內(nèi)部的倍頻即可獲得300MHz內(nèi)部時鐘。AD9852采用＋3．3V供電，降低了器件的功耗。C～＋85176。 引腳功能介紹： D7—D0: Pin1—8，并行編程模式下的8位并行數(shù)據(jù)I/O口。其中，Pin 17與串行通信的復位端復用，Pin18與串行數(shù)據(jù)輸出口復用(3線模式)，Pin19與串行數(shù)據(jù)I/O口復用((2線模式)。 DGND: Pinll,12,26,27,28,72,75,76,77,78，數(shù)字地。電路設(shè)計時，應(yīng)加強DVDD和AVDD之間的去藕，以防噪聲相互串擾。 NC: Pin13,35,57,58,63，內(nèi)部無連接的引腳，布線時可以懸空。要向AD9852寄存器內(nèi)寫數(shù)據(jù)，先是寫到端口的緩沖器里，等工作模式所需的數(shù)據(jù)寫完后，再在此引腳上加一持續(xù)至少8個系統(tǒng)時鐘周期的高電平，使DDS芯片按照所設(shè)置的方式運行。 WRB/SCLK: Pin21，并行模式下的讀控制端，與串行模式時鐘信號輸入端復用。 FSK/BPSK/HOLD: Pin29，多功能復用引腳。 BPSK模式時，低電平選相位1，高電平選相位2 。 SHAPED KEYING: Pin30，高電平使DDS輸出有一個調(diào)幅過程，若電路設(shè)計為低電平，DDS將沒有輸出。 VINP: Pin42，比較器正電壓輸入端。 IOUTl: Pin48，余弦DAC單極電流輸出端。 IOUT2B : Pins 51，控制DAC單極電流互補輸出端。 DACBP: Pin55， DAC旁路電容連接端。 DAC RSET: Pin56， DAC滿幅輸出設(shè)置:RSET=。 DIFF CLK: Pin64，差分時鐘使能端，高電平有效。 REFCLKB: Pin68，差分時鐘的互補輸入端。 S/P SELECT: Pin70，編程模式選擇端。 MASTER RESET: Pin71AD9852的復位端，持續(xù) 10個系統(tǒng)時鐘周期的高電平可以準確復位，內(nèi)部寄存器的狀態(tài)為缺省狀態(tài)。 300 MHz內(nèi)部時鐘速率 兩個集成式12位數(shù)模轉(zhuǎn)換器 出色的動態(tài)性能：80 dB SFDR (100 MHz 177。 4至20可編程基準時鐘乘法器 兩個14位可編程相位偏移寄存器 單引腳FSK和BPSK數(shù)據(jù)接口 第三章：硬件電路設(shè)計 單片機AT89C52特點主要性能1與MCS51單片機產(chǎn)品兼容2 8K字節(jié)在系統(tǒng)可編程Flas
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