電子密碼鎖設(shè)計(doc畢業(yè)設(shè)計論文)-在線瀏覽
2024-08-07 23:02本頁面
【正文】 101101111110……依序地周而復(fù)始。數(shù)字按鍵主要是用來輸入數(shù)字的，但是鍵盤所產(chǎn)生的輸出是無法直接拿來用作密碼鎖控制電路的輸入的；另外，不同的按鍵具有不同的功能，所以必須由鍵盤譯碼電路來規(guī)劃每個按鍵的輸出形式，以便執(zhí)行相應(yīng)的動作。各按鍵的位置與數(shù)碼關(guān)系如表32所示。① 數(shù)字按鍵輸入的響應(yīng)控制Ⅰ.如果按下數(shù)字鍵，第一個數(shù)字會從顯示器的最右端開始顯示，此后每新按下一個數(shù)字時，顯示器上的數(shù)字必須左移一位，以便將新的數(shù)字顯示出來。Ⅲ.由于這里設(shè)計的是一個四位的電子密碼鎖，所以當(dāng)輸入的數(shù)字鍵超過四個時，電路不予理會，而且不再顯示第四個以后的數(shù)字。Ⅱ.上鎖鍵：按下此鍵時可將密碼鎖的門上鎖（上鎖前必須預(yù)先設(shè)定一個四位的數(shù)字密碼）。LED顯示程序如下:library ieee。entity led_disp isport( datain:in std_logic_vector(3 downto 0)。end led_disp。0 when 0001=dataout=11111001。2 when 0011=dataout=10110000。4 when 0101=dataout=10010010。6 when 0111=dataout=11111000。8 when 1001=dataout=10010000。 end case。end rtl。本文提出的電子密碼鎖由于采用VHDL語言設(shè)計，用一片F(xiàn)PGA實現(xiàn)，因而體積小，功耗低，稍加修改就可以改變密碼的位數(shù)和輸入密碼的次數(shù)，具有較好的應(yīng)用前景。（1） 密碼鎖輸入模塊的仿真，如圖41所示。圖42 密碼鎖控制模塊的仿真圖（3） 密碼鎖譯碼模塊的仿真，如圖43所示。圖44 電子密碼鎖整個系統(tǒng)的仿真圖 5 結(jié)束語通過兩星期的緊張工作，最后完成了我的設(shè)計任務(wù)——基于VHDL語言的智能密碼鎖設(shè)計。本次設(shè)計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設(shè)計的能力。希望學(xué)校以后多安排一些類似的實踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運行與其他軟件（C語言）順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。 致謝在此次課程設(shè)計中，非常感謝肖曉麗老師對我的指導(dǎo)與大力的幫助。從開始進入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請接受我誠摯的謝意！ 參考文獻（EDA）. 2000 .3潘松等編著. 戈素貞等. ， 附錄主控制程序參考如下:library ieee。use 。entity coded_lock isport( clk :in std_logic。 key_F:in std_logic_vector(1 downto 0)。 disp:out std_logic_vector(7 downto 0)。 led2cs:out std_logic。 led2:buffer std_logic_vector(1 downto 0) )。architecture rtl of coded_lock issignal key_temp:std_logic_vector(9 downto 0)。按鍵緩存signal FF:std_logic。所有按鍵的寄存器signal REG:std_logic_vector(15 downto 0)。移位用的標志位signal A,B,C,D:std_logic_vector(3 downto 0)。掃描時鐘signal data:std_logic_vector(3 downto 0)。signal s_t:integer range 0 to 4。signal flag:std_logic。 dataout:out std_logic_vector(7 downto 0) )。beginXIAODOU:process(clk) 按鍵消拉動電路 variable t:integer range 0 to 2000000。 else t:=0。F=key_F。 end if。0 when 1011111111=N=0001。2 when 1110111111=N=0011。4 when 1111101111=N=0101。6 when 1111111011=N=0111。8 when 1111111110=N=1001。 end case。FF=not(N(3)and N(2)and N(1)and N(0))。 std_logic_vector(1 downto 0)。039。 t:=0。 elsif rising_edge(FF) then t:=t+1。N。 end if。 NC=t。CLK_1Khz: process(clk) 產(chǎn)生1k的數(shù)碼管掃描信號 variable t:integer range 0 to 20000。 if t10000 the
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