基于vhdl語言的電子表設(shè)計(jì)畢業(yè)設(shè)計(jì)論文-在線瀏覽
2025-08-14 19:06本頁面
【正文】 c0=39。 end if。139。 end if。 end process。event and c0=39。 then if en=39。 then if s1=5 then s1=0。139。 c1=39。 end if。139。 end if。 end process。這里不再贅述。由于數(shù)碼管只能顯示0~9的數(shù)字，所以數(shù)碼管顯示時(shí)仍然要分高低位分別顯示。h表示時(shí)位的計(jì)數(shù)值 ，h1表示時(shí)的高位，h0表示時(shí)的低位① h在0~9范圍內(nèi)，則h1=0，h0=h；② h在10~19范圍內(nèi)，則h1=1，h0=h10；③ h在20~23范圍內(nèi)，則h1=2，h0=h20；關(guān)鍵程序：hh:process(c3,h) is begin if c339。139。 else h=h+1。 end if。h0=h。h0=h10。h0=h20。 end case。秒分時(shí)個(gè)兩位，分與秒，時(shí)與分之間用短線隔開，所以需要用8個(gè)數(shù)碼管，從右到左分別為秒低位，秒高位，短線，分低位，分高位，短線，時(shí)低位，時(shí)高位。event and clk=39。 then if w=111 then w=000。 end if。 case w is when 000=n=s0。 when 010=n=10。 when 011=n=m0。 when 101=n=10。 when 110=n=h0。 when others=null。 end process。四、仿真結(jié)果，s0為十進(jìn)制，仿真結(jié)果如下：3．m0為十進(jìn)制4．m1為六進(jìn)制5．h為二十四進(jìn)制 五、實(shí)驗(yàn)結(jié)果設(shè)定器件為EPM7128LC846，按分配好的引腳在試驗(yàn)箱上連線。輸出管腳有：數(shù)碼管位選輸出sel~sel0,數(shù)碼管段選輸出d6~d0。六、實(shí)驗(yàn)心得本次實(shí)驗(yàn)花費(fèi)了較長時(shí)間，剛開始想電子表就是一個(gè)計(jì)數(shù)器，之前實(shí)驗(yàn)做過計(jì)數(shù)器，應(yīng)該很快能做出來，但當(dāng)開始寫程序時(shí)發(fā)現(xiàn)有很多不同，也遇到了比較困難的問題，要讓計(jì)數(shù)單位為1秒，脈沖還要比較快，脈沖的選擇和分頻就是一個(gè)重要問題。覺得自己還是思維方式太狹窄，解決問題的方法太單一，以后要擴(kuò)展思維，一條路行不通就換另一種方法，也許會(huì)更簡單。 七、附錄電子表源程序：library ieee。use 。entity dzb is port (clk:in std_logic。 置數(shù)開關(guān) p:in std_logic_vector(2 downto 0)。置數(shù)值 sel:out std_logic_vector(2 downto 0)。 end dzb。 計(jì)數(shù)單位，即1秒signal num:integer range 0 to 9。 數(shù)碼管顯示值signal s0,s1,m0,m1,h0,h1:integer range 0 to 10。 signal c0,c1,c2,c3:std_logic。 位選begin分頻fenpin:process(clk) is variable count:std_logic_vector(9 downto 0)。event and clk=39。 then count:=count+1。 t=count(9)。
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