【正文】 mber_sig。main_state_machine M1( .clk(clk), .Rst(Rst), .key_out(key_out), .correct(correct), .error(error), .same(same), .main_state(main_state), .key_mem(key_mem))。In_put M3( .clk(clk), .Rst(Rst), .key_out(key_out), .key_mem(key_mem), .correct(correct), .error(error), .main_state(main_state), .Number_sig(Number_sig), .Inputpd(Inputpd))。top_led M5( .clk(clk), .Rst(Rst), .Number_sig(Number_sig), .Duan_date(Duan_date), .Scan_sig(Scan_sig))。input clk。input [2:0] key_in。output [3:0] key_out。reg [3:0] scan。reg [31:0] counter。reg [1:0] Q。always (posedge clk or negedge Rst) if(!Rst) begin counter = 0。b1。 _20clk = ~_20clk。b1。b111。b00: begin scan = 439。 case( key_in ) 339。d1。b110。b101 : begin key_out = 439。 key_mem = 339。 end 339。d3。b011。dz。b01: begin scan = 439。 case( key_in ) 339。d4。b110。b101 : begin key_out = 439。 key_mem = 339。 end 339。d6。b011。dz。b10: begin scan = 439。 case( key_in ) 339。d7。b110。b101 : begin key_out = 439。 key_mem = 339。 end 339。d9。b011。dz。b11: begin scan=439。 case( key_in ) 339。d10。b101 : begin key_out = 439。 key_mem = 339。 end 339。d11。dz。input clk。input [3:0] key_out。input correct。input [4:0] main_state。 //數(shù)碼管顯示數(shù)據(jù)output [23:0] Inputpd。reg [23:0] Inputpd。reg [5:0] next_state。b000_001, second = 639。b000_100, fourth = 639。b010_000, sixth = 639。b111_111。b00001, pass = 539。b00100, in_put = 539。b10000。 else cur_state = next_state。 //檢測按鍵電平reg KH2L_g1。reg KH2L_g2。reg KH2L_g3。wire H2L_sig2。always (posedge clk or negedge Rst) if(!Rst) begin KH2L_f1 = 139。 KH2L_g1 = 139。 KH2L_f2 = 139。 KH2L_g2 = 139。 KH2L_f3 = 139。 KH2L_g3 = 139。 end else begin KH2L_f1 = key_mem[0]。 KH2L_f2 = key_mem[1]。 KH2L_f3 = key_mem[2]。 end assign H2L_sig1 = (KH2L_g1amp。b1:139。assign H2L_sig2 = (KH2L_g2amp。b1:139。assign H2L_sig3 = (KH2L_g3amp。b1:139。 always (posedge clk or negedge Rst)begin if(!Rst) Number_sig = 2439。 else if(main_state == in_put) begin if(correct == 1) Number_sig = 2439。 else if(error == 1) Number_sig = 2439。 else if(error == 0 amp。 correct == 0) case(cur_state) first : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out != 439。 next_state = second。 second : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out != 439。 next_state = third。 third : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out != 439。 next_state = fourth。 fourth : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out != 439。 next_state = fifth。 fifth : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out != 439。 next_state = sixth。 sixth : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out != 439。 next_state = finish。 finish : if((H2L_sig1||H2L_sig2||H2L_sig3) amp。 (key_out == 439。 else next_state = finish。 endcase endendalways (posedge clk or negedge Rst) if(!Rst) Inputpd = 0。 endmodule****************************************************************************************** //數(shù)碼管加碼******************************************************************************************module led_encode(clk,Rst,Number_date,Duan_date)。input Rst。output [6:0] Duan_date。b1111_110, _1 = 739。b1101_101, _3 = 739。b0110_011, _5 = 739。b1011_111, _7 = 739。b1111_111, _9 = 739。b1100_111, _e = 739。b1110_110, _r = 739。 reg [6:0] rDuan。b0000_000。d0 : rDuan = _0。d1 : rDuan = _1。d2 : rDuan = _2。d3 : rDuan = _3。d4 : rDuan = _4。d5 : rDuan = _5。d6 : rDuan = _6。d7 : rDuan = _7。d8 : rDuan = _8。d9 : rDuan = _9。d12 : rDuan = _p。d13 : rDuan = _e。d14 : rDuan = _n。d15 : rDuan = _r。endmodule****************************************************************************************** //密碼比較及修改******************************************************************************************module passwd(clk,Rst,Inputpd,main_state,key_out,correct,error,key_mem,same)。input Rst。input [23:0] Inputpd。input [2:0] key_mem。output error。reg correct。reg [5:0] cur_state。reg one。reg [4:0] in_put , update 。b01000。b1000