【正文】 實(shí)現(xiàn)時(shí)只是這位有負(fù)的加權(quán)值，所以，2的補(bǔ)碼數(shù)值如下計(jì)算。*1018之間的任何數(shù)都可以表示，*1019，也就是浮點(diǎn)數(shù)可以做到數(shù)值范圍大，精度高，這也是雙精度的含義。在Simulink中Xilinx的模塊集有三種數(shù)據(jù)類型：1． 不帶符號(hào)的N位定點(diǎn)數(shù)，表示為UFix_N_m，其中N為二進(jìn)制位數(shù)，m為二進(jìn)制點(diǎn)距離最低位的位置，最大精度為2 m；2． 帶符號(hào)的N位定點(diǎn)數(shù)，表示為Fix_N_m，其中N為二進(jìn)制位數(shù)，m為二進(jìn)制點(diǎn)距離最低位的位置, 最大精度為2 m；3． 布爾類型數(shù)，總是定義為0或1，作為控制口的使能（CE）或復(fù)位（reset），所以不可以設(shè)為無效。 為了完成這個(gè)數(shù)據(jù)類型變換，要選擇Xilinx模塊集中的GatewayIn實(shí)現(xiàn)雙精度數(shù)到定點(diǎn)數(shù)的轉(zhuǎn)換，或者選擇Xilinx模塊集中的GatewayOut實(shí)現(xiàn)定點(diǎn)數(shù)到雙精度數(shù)的轉(zhuǎn)換。一般來說，主要由Gateway In模塊的參數(shù)選擇來進(jìn)行控制，除了選擇帶符號(hào)或不帶符號(hào)定點(diǎn)數(shù)的位數(shù)和二進(jìn)制點(diǎn)位置之外，還需要選擇以下兩個(gè)參數(shù)：1． 量化方式：截?cái)啵═rancate）或舍入（Round）；2． 溢出方式：飽和（Saturate）或交迭（Wrap）。圖74 雙精度浮點(diǎn)數(shù)到定點(diǎn)數(shù)的轉(zhuǎn)換例：完全精確數(shù)值為： 001．10111101010000 = 截?cái)嗟慕Y(jié)果為：Fix_12_9 101．101111010 = 舍入的結(jié)果為：Fix_12_9 101．101111011 = 取決于采用截?cái)噙€是舍入的方法，對(duì)于正的完全精確數(shù)值和無符號(hào)完全精確數(shù)值都會(huì)有不同的輸出結(jié)果。在仿真的過程中出現(xiàn)溢出將有溢出標(biāo)志作為Simulink 的錯(cuò)誤產(chǎn)生。究竟選擇量化和溢出方式中的哪一種，實(shí)際上取決于設(shè)計(jì)的要求和硬件的實(shí)現(xiàn)，量化方式中截?cái)嗖辉黾佑布崛胍黾舆M(jìn)行進(jìn)位的硬件資源，所以在滿足設(shè)計(jì)要求的情況下，應(yīng)盡量選擇截?cái)嗟牧炕绞?。?shù)據(jù)類型中的布爾（Boolean）類型是為模塊的控制口設(shè)計(jì)的，如模塊的時(shí)鐘使能（CE）或復(fù)位（reset ）口要選擇布爾類型，布爾類型是一位的非符號(hào)數(shù)的變量，與一位的非符號(hào)數(shù)的區(qū)別是，一位的非符號(hào)數(shù)可以變?yōu)闊o效，但是布爾類型的數(shù)只定義為高或低電平的1或0兩種情況，而不可以變?yōu)闊o效，否則控制口也將失效，系統(tǒng)無法工作。2． ，最小值為 ，量化為10位數(shù)據(jù)：UFix_10_10。例：求進(jìn)行加法和乘法運(yùn)算時(shí)，完全精度的輸出數(shù)據(jù)類型。圖75 Simulink模塊的設(shè)計(jì)模型 采樣周期的設(shè)置在SysGen模型中的每個(gè)SysGen信號(hào)必須被采樣，出現(xiàn)在等距離離散時(shí)間點(diǎn)上的瞬間稱為采樣時(shí)間。 對(duì)于Gateway In 和模塊的w/o輸入的采樣周期必須明確設(shè)定，采樣周期也可以由其他模塊的輸入采樣時(shí)間來驅(qū)動(dòng)。當(dāng)設(shè)置采樣周期時(shí)，要遵循奈奎斯特（Niquist）定理。 在System Generator模塊的參數(shù)中必須設(shè)置Simulink的系統(tǒng)周期，對(duì)于單數(shù)據(jù)率的系統(tǒng)，Simulink的系統(tǒng)周期將與設(shè)計(jì)中設(shè)置的采樣周期相同。圖76 采樣周期的設(shè)置167。對(duì)SysGen設(shè)計(jì)，Xilinx模塊集有一些十分重要和特殊的模塊，要給以特別的注意。對(duì)于一個(gè)SysGen模型，至少要保證頂層有一個(gè)System Generator模塊。在此窗口中，要進(jìn)行定制的參數(shù)有：（1）Xilinx System Generator：① 目標(biāo)器件的系列、型號(hào)、速度等級(jí)、封裝。② 采用的綜合工具。目前支持的綜合工具有：Leonardo Spectrum， Synplicity Synplify Pro， Synplify和Xilinx XST。設(shè)計(jì)的目標(biāo)代碼保存的路徑。如果選擇了該項(xiàng)，則在生成HDL代碼時(shí)可以將Simulink仿真輸入轉(zhuǎn)換成VHDL測(cè)試激勵(lì)向量，將Simulink仿真輸出轉(zhuǎn)換成對(duì)應(yīng)的VHDL測(cè)試輸出向量。圖77 System Generator的參數(shù)選擇對(duì)話窗（2）System Period（系統(tǒng)周期）：分別設(shè)置Simulink的系統(tǒng)周期和實(shí)現(xiàn)硬件的系統(tǒng)時(shí)鐘周期，前者默認(rèn)的時(shí)間單位是秒，后者為納秒。設(shè)置為“Override with Doubles”的Xilinx模塊顯示為灰色。在下拉選擇框中，可以指定在進(jìn)行Simulink仿真時(shí)，F(xiàn)PGA設(shè)計(jì)是根據(jù)“According to Block Masks”模塊的屏蔽情況，使用雙精度浮點(diǎn)信號(hào)取代定點(diǎn)信號(hào)； “Everywhere in Subsystem”在子系統(tǒng)中使用雙精度浮點(diǎn)信號(hào)取代定點(diǎn)信號(hào)；“Nowhere in Subsystem”在子系統(tǒng)中不使用雙精度浮點(diǎn)信號(hào)取代定點(diǎn)信號(hào)。可選項(xiàng)有：“According to Block Masks”——根據(jù)模塊的屏蔽情況生成Xilinx LogiCOREs；“Everywhere Available”——在任何可能的地方，都生成Xilinx LogiCOREs，“Nowhere”——不生成Xilinx LogiCOREs。如果目標(biāo)目錄不存在，會(huì)提示創(chuàng)建該目錄。代碼生成后，會(huì)彈出一個(gè)確認(rèn)信息窗，點(diǎn)擊確認(rèn)即可。黑匣子（Black Box）模塊就是專門設(shè)計(jì)用來解決這種矛盾，提供Simulink模型與構(gòu)造的HDL源碼之間的接口。這些情況下，都要選用Black Box模塊。在black Box的VHDL程序中時(shí)鐘和時(shí)鐘使能端口應(yīng)該如下表示：1． 時(shí)鐘和時(shí)鐘使能信號(hào)必須成對(duì)地出現(xiàn)；2． 雖然Black Box可以有多個(gè)時(shí)鐘端口，但利用單個(gè)時(shí)鐘源驅(qū)動(dòng)每個(gè)時(shí)鐘端口；3． 只有時(shí)鐘使能的速率是不同的；4． 每個(gè)時(shí)鐘的名稱（和每個(gè)時(shí)鐘使能的名稱）必須包含clk（和ce）的字符；5． 時(shí)鐘使能的名稱必須與相應(yīng)的時(shí)鐘名稱相同，只是clk用ce代替。Black Box模塊必須通過一個(gè)MATLAB的M函數(shù)的文件描述它的接口，例如，端口和generics，設(shè)計(jì)的實(shí)現(xiàn)，通過HDL協(xié)同仿真的仿真模型等。M函數(shù)的配置文件要完成以下的工作：1． 規(guī)定HDL 元件的頂層實(shí)體名稱，它應(yīng)該與black box名稱一致；例：(39。)。VHDL39。3． 描述端口，包括類型、方向、位寬度、二進(jìn)制點(diǎn)位置、名稱和采樣率；例：(39。)。din39。 (39。)。Fix_30_039。4． 定義由此black box 的HDL要求的任何generics；5． 規(guī)定此black box 的HDL 和與此模塊有關(guān)的其它文件 （例如 EDIF）；例：(39。)。39。 (39。)。（2）如果在模型的項(xiàng)目路徑下含有VHDL文件，自動(dòng)執(zhí)行一個(gè)配置向?qū)?，選擇相應(yīng)的HDL文件，如圖78所示；圖 78 Black Box參數(shù)定制對(duì)話窗（3）設(shè)置Black Box的參數(shù)，如圖79所示。M函數(shù)可以是手工編寫的，也可以是由配置向?qū)ё詣?dòng)生成的。配置M函數(shù)完成以下任務(wù)：1． 規(guī)定與Black Box模塊有關(guān)的HDL元件的頂層實(shí)體名稱； 2． 規(guī)定使用的語言（VHAL 或 Verilog）； 3． 描述端口，包括類型、方向、位寬度、二進(jìn)制點(diǎn)位置和采樣率； 4． 定義由Black Box模塊的HDL元件要求任何通用屬性（generics）； 5． 規(guī)定Black Box模塊的HDL元件和與此模塊有關(guān)的其他文件（如EDIF）； 6． 定義模塊的時(shí)鐘和時(shí)鐘使能 7． 說明是否HDL元件有任何通過反饋的組合路徑；（2）Simulation Mode：有“Inactive”和“Use HDL Co－Simulation”兩個(gè)選項(xiàng)。如果是后者的話，則使用HDL協(xié)同仿真。（3）FPGA Area：提供用于資源使用估算的信息。也可以使用Verilog文件，但這時(shí)必須人工編寫模塊的M函數(shù)。3 ModelSim模塊ModelSim HDL協(xié)同仿真模塊配置和控制對(duì)一個(gè)或幾個(gè)Black Box模塊的協(xié)同仿真。 在仿真期間，每個(gè) ModelSim 模塊引起一個(gè)ModelSim的拷貝，所以利用ModelSim 一個(gè)license，如果license 是不足的，幾個(gè)black boxe模塊可以共享此相同的模塊，除了靈活性差，采用這個(gè)方式?jīng)]有東西損失，在ModelSim中的時(shí)間刻度匹配在Simulink中的時(shí)間刻度，即, ., one second of Simulink 的一秒仿真時(shí)間對(duì)應(yīng)ModelSim的一秒仿真時(shí)間。 圖710 ModelSim模塊參數(shù)選擇 4 Gateway In模塊和Gateway Out模塊：對(duì)于Simulink仿真，通常的Simulink模型都是浮點(diǎn)仿真。Matlab IO（接口模塊）組中的Gateway In模塊和Gateway Out模塊提供了FPGA設(shè)計(jì)（定點(diǎn)）和通常Simulink模塊（浮點(diǎn)）之間的接口功能?？梢栽谝粋€(gè)實(shí)例中，選中“Format”菜單里的“Port data types”來驗(yàn)證。這時(shí)就可以通過設(shè)置Xilinx模塊參數(shù)中的“Override with Double”項(xiàng)，并配合以System Generator模塊里的相應(yīng)設(shè)置來實(shí)現(xiàn)。Concat模塊：此模塊執(zhí)行兩個(gè)位矢量的連接，模塊的兩個(gè)輸入必須是無符號(hào)的整數(shù)，例如兩個(gè)二進(jìn)制點(diǎn)位于0的無符號(hào)數(shù)，或者利用Reinterpret模塊所提供的符號(hào)數(shù)變換為無符號(hào)數(shù)的能力，達(dá)到擴(kuò)展Concat模塊的功能，Convert模塊：Convert模塊可以把每個(gè)輸入采樣變換為所需算術(shù)類型的數(shù)。在規(guī)定總位數(shù)和二進(jìn)制點(diǎn)位置，符號(hào)或無符號(hào)的算術(shù)類型后，模塊首先排齊輸入和輸出端口類型之間的二進(jìn)制點(diǎn)，然后利用規(guī)定的總位數(shù)和二進(jìn)制點(diǎn)，與利用的溢出和量化選擇有關(guān)，輸出可能按拋下的位相反地變化。舍入量化也可能影響到二進(jìn)制點(diǎn)左邊的數(shù)值。 原始數(shù)值： Fix_10_8 01．10000000 變換為： Fix _7_4 001．1000 變換為： Fix_6_0 000010． （舍入） 000001． （結(jié)尾） Reinterpret模塊: 為保持輸入端表示的數(shù)值，無任何考慮地強(qiáng)迫其輸出為新的類型。也允許通過重新放置二進(jìn)制點(diǎn)縮放數(shù)據(jù)。 輸入數(shù)據(jù)為： Fix_10_8 01．10000000 = +1．5 輸出數(shù)據(jù)為： Fix_10_5 01100．00000 = +12Slice 模塊 Slice模塊允許從輸入數(shù)據(jù)移位出一系列的位，產(chǎn)生一個(gè)新的數(shù)據(jù)值，輸出數(shù)據(jù)是無符號(hào)數(shù)，二進(jìn)制點(diǎn)在位置0處。 輸入數(shù)據(jù)為：Fix_10_8 01．10000000 = +1．5 輸出數(shù)據(jù)為1100 = 12 較高位位置 + 寬度：從MSB的頂位 = 0偏置，寬度 = 4 輸出數(shù)據(jù)為 01100．00000 = 6兩個(gè)位置定位：從MSB的頂位 = 1偏置, 從ＬSB的位 = 5偏置 輸出數(shù)據(jù)為 01100．00000 = 12模塊通用屬性雙擊Xilinx的模塊，在彈出的參數(shù)設(shè)置對(duì)話窗中，有一些參數(shù)的設(shè)置是具有普遍性的。（2）Implement with Xilinx SmartIP Core (if possible)采用Xilinx SmartIP核實(shí)現(xiàn)：復(fù)選項(xiàng)，選中則用實(shí)現(xiàn)核例示的VHDL代碼來實(shí)現(xiàn)該模塊，否則只生成可綜合的VHDL代碼。（3）Generate Core生成核：見前面介紹的幾個(gè)重要模塊（4）Use Placement Information for Core對(duì)核使用布局要求：選中該項(xiàng)通常會(huì)加快核的實(shí)現(xiàn)，但由于添加了約束，可能導(dǎo)致布局布線失敗。（6）Precision精度：缺省情況下為“Full”，保證有足夠的精度不致出錯(cuò)；用戶也可以選擇“UserDefined”來自己設(shè)定。設(shè)置不合理，會(huì)導(dǎo)致溢出和量化錯(cuò)誤。發(fā)生溢出時(shí)，出錯(cuò)處理可以是“Saturate”（輸出可表示的最大正值或最小負(fù)值）、“Warp”（截頂）或“Error”（直接報(bào)錯(cuò)）。（9）Override with Doubles：見前面介紹的幾個(gè)重要模塊。（11）Provide Enable Port提供使能端：是否為模塊提供使能端口。（13）FPGA Area（Slices，F(xiàn)Fs，LUTs，IOBs，Embedded Mults，TBUFs） FPGA資源使用：提供模塊資源使用的估算信息，以便“Resource Estimator”模塊進(jìn)行系統(tǒng)資源耗用估算。圖711 計(jì)數(shù)器的各種參數(shù)選項(xiàng)167。 采樣頻率 Sampling Frequency (Fs) = MHz 通帶頻率1 Fpass 1 = 300 kHz 截止頻率2 Fstop 2 = 480 kHz 通帶起伏 Pass band ripple = 1兩個(gè)不同的信源利用來仿真此濾波器：一 產(chǎn)生FIR濾波器的系數(shù) 利用MATLAB console 窗口，從d:/DSP/ 模塊，從Xilinx Blockset 174。在 d:/DSP/lab4 目錄中利用FDATool 模塊為以下的技術(shù)指標(biāo)產(chǎn)生FIR濾波器的系數(shù)。 采樣頻率 Sampling Frequency (Fs) = MHz 通帶頻率1 Fpass 1 = 300 KHz 截止頻率2 Fstop 2 = 480 KHz 通帶波紋 Pass band ripple = 11． 雙擊桌面上MATLAB圖標(biāo)或Start Menu 224。 MATLAB224。指令窗口。3．。 DSP添加濾波器設(shè)計(jì)分析工具FDATool 到設(shè)計(jì)中。 Units: KHz Fstop 1 = 270 KHz Fpass 2 = 450 Khz Attenuation on both sides of the passband = 54 dB (Astop1 and Astop2 parameters)頻譜窗口將被更新，如圖713所示。 Save 。系數(shù)對(duì)于設(shè)計(jì)仍然是有效的。 8． 利用 File 174。(圖714 )注意：在 MATLAB worksp