【正文】 用。 移頻鍵控是非線性調制系統(tǒng)，是數字調制方法中比較簡單的一種，它基本上不受信道特性變化的影響，適合用在信道特性變化較大的數字通信系統(tǒng)中 ,而且實現方式也是很簡單的。雖然當今許多通信系統(tǒng)使用的是 復合調制，但是頻移鍵控仍然是其中使用的最多的一種調制方法。 二進制頻移鍵控 (2FSK)調制是指傳號（指發(fā)送“ 1”）時，發(fā)送一個頻率的正弦波；空號（指發(fā)送“ 0”）時，發(fā)送另一頻率的正弦波。即使在空號時也有足夠的信號幅度，不至于因噪聲產生誤碼，另外其自身就是一個調頻系統(tǒng)，因此有較好的抗干擾能力，抗衰 落性能好 [ 11]。這次設計是一種驗證性的試探 ,不管在理論還是在實踐上能否實現 ,我們都是本著學習的態(tài)度進行的 。模擬信號的有效性是指有效帶寬，可靠性是指信噪比。 我們通常按碼元數量來看信息，且碼元攜帶有一定的信息量，因此我們常用碼元速率和誤碼率來衡量傳輸質量。 數字通信系統(tǒng)對信號接受的準確性要求很高，要求信息傳輸具有足夠低的誤碼率。 文中的 2FSK 調 制系統(tǒng)的碼元速率是 kKz。當然，在實際的應用中，噪聲干擾是不可以避免的，一定要注意。 在 二進制情況下，“ 1”對應載波頻率 f1,“ 0”對應于載波頻率 f2。因此以調信號的時域表達式為 [12] S SFK2 （ t） =[?nan g(tnTs )]cosw1 t+[?a n g(tnTs )]cosw2 t 這里 1W =2π 1f , 2W =2π 2f 2FSK 信號的波形如圖 示，由于 2FSK 可以看成是兩個不同頻率交替發(fā)送的 ASK 信號，所以圖 中所示的波形可以分解為圖 中（ a）和 (b)所示的兩組波形 [1 14]。在 2FSK 調制過程中，二值數字“ 1”用頻 率為 f1 的載波信號表示，二值數字“ 0”用頻率為 f2 的載波信號表示。 由于 2FSK 可以看作是兩個 ASK 信號對應相加，所以和 ASK 的解調方式一樣， 2FSK 的解調方式可以采用如圖 所示的相干解調方法。 載波 f1 載波 f2 數字信號 信號輸出 圖 2FSK 調制原理 CPLD 的相關知識和相關描述語言 CPLD 的相關知識 自 20 世紀 60 年代初集成電路誕生以來，經歷了 SSI、 MSI、 LSI 的發(fā)展過程，目前已進入超大規(guī)模（ VLSI）和甚大規(guī)模（ ULSI）階段，數字系統(tǒng)設計技術也隨之發(fā)生了嶄新的變化。 PLD 是電子設計領域中最具活力和發(fā)展前途的一項技術，它的影響絲毫不亞于 70 年代單片機的發(fā)明和使用。使用PLD 來開發(fā)數字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。例如， SPLD 的陣列容量較小，不適合于規(guī)模較大的設計對象，如果用多片 SPLD 實現較大系統(tǒng)，就必須用印制版將它們連接起來，會導致電路動態(tài)特性的惡化、成本增加、可靠性降低以及生產周期長； SPLD 編程下載必須將芯片插入專用設備，使得編程不方便； SPLD 的內觸發(fā)器資源不足，并且輸入 /輸出控制不夠完善等等。 HDPLD 單片的等效邏輯門數均在 1000 門以上，近年來有高達幾百萬門的芯片推出。這類器件是在 PAL、 GAL 結構的基礎上加以擴展和改進而得來的。（ 2）邏輯單元型。圍繞著該矩陣設置輸入 /輸出（ I/O）單元，在邏輯單元之間以及邏輯單元與 I/O 單元之間由可編程連線進行 連接。 器件的擴展采用分區(qū)擴展的方法。這類芯片包含若干個 SPLD，各 SPLD 有各自的與 —— 或陣列，還有若干個 I/O 端和專用輸入端，再通過一定方式的全局性連線資源把這些SPLD 互連起來，構成規(guī)模較大的 CPLD[1 18]。下面我對這幾種硬件描述語言進行介紹。 (2) AHDL 是一種模塊化的高級語言，它完全集成于 MAX+PLUS2 系統(tǒng)中，特別適合于描述復雜的組合邏輯、組運算、狀態(tài)機和真值表。那時它只是一種專用語言。 Verilog HDL用于從算法級、門級到開關級的多種抽象設計層次的數字系統(tǒng)建模。此外， Verilog HDL 語言提供了編程語言接口，有混合方式建模能力，如圖 示。它在 1987 年成為IEEE 標準。 利用 VHDL 豐富的仿真語句和庫函數，對大系統(tǒng)在設計的早期可在遠離門級的高層次上進行模開關 RTL 門 門 開關 算法 圖 混合設計層次建模 擬，以利于設計者確定整個設計的結構和功能的可行性。一個完整的 VHDL 程序通常包括實體（ Entity）、結構體（ Architecture）、配置（ Configuration）、程序包（ Package）和庫（ Library）五個部分。 圖 程序的結構 （ 5） VHDL 與 ABELHDL、 Verilog HDL、 AHDL 的描述能力比較 通過前面的介紹，我們了解了三種語言的基本功能，我們知道 VHDL 和Verilog HDL作為被 IEEE所采用的兩 種工業(yè)標準硬件描述語言，得到了眾多 EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言，它們相對于ABELHDL語言、 AHDL語言的功能更加強大。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設計、驗證、綜合和測試； VHDL 標準、規(guī)范，語法較為嚴格，采用 VHDL 的設計便于復用和交流， VHDL 所具有的內庫說明 LIBRARY 程序包 PACKAGE 實體 ENTITY 行為描述 Behavior Process 配置 CONFIGURATION 數據流描述 Data Flow 結構描述 Structure 結構體 ARCHITECTURE 屬描述語句和子程序調用等功能，使設計者對完成的設計，不必改變源程序，只需改變內屬參數或函數，就可以改變 設計的規(guī)模與結構 [21]； VHDL 語言的還可以描述與工藝相關的信息，工藝參數可以通過設計文件語言參數來調整，不會因工藝發(fā)展與變化而使 VHDL 設計過時，設計的生命周期與其他設計相比是很長的。 設計方案的性能比較 用小邏輯器件實現 根據 2FSK 的調制原理，我們可以將 2FSK 調制器分為以下幾個部分：隨機信號產生器、正弦信號發(fā)生器、反相器、相乘器和相加器。 我選用了幾種簡單的器件來實現。當然，以上各個部分也可以用其它方法和邏輯器件來實現，我就只說了一些比較簡單的方法 。結構圖如圖 示。但是，由于小邏輯器件主要用在對時間要求不是很嚴格的場合，在制造時就沒有過多的考慮到傳輸中延遲的問題，并且不同的器件的響應延遲也有較大的差別，而在通信系統(tǒng)中，信號的傳輸往往對器件響應的實時性要求很高，很小的傳輸延遲就會造成接受端所接受的信號出現失真。 隨機信號 振蕩器 w1 相乘器 相乘器 振蕩器 w2 相加器 反相器 2FSK 信號 用 2ASK的調制方案來實現 2FSK 調制 在前面的講述中，提到過 2FSK 調制信號可以看作是兩個載波頻率不同的2ASK 調制信號的波形組合而成的。用頻率為 f1的載波來表示數隨機數字信號中的“ 1”，用頻率為 f2 的載波來表示數隨機數字信號中的“ 0”。最后將兩信號按時間順序合并，就得到了一個 2FSK 信號，其原理見圖 示。但是，用該種方法有一些缺點：第一，它在調制過程中使用了兩次 ASK 調制器，浪費了一些器件，使得調制器的設計費用很高，這是一個很不經濟的方案；第二，這種方案也不能很好的解決信號調制過程中出現的傳輸延遲問 題，當隨機信號經過非門后，由于器件不是很理想，會出現傳輸延遲，使得兩路信號相加后與理論上的波形不一致，產生波形失真。我選擇了用 CPLD 來做 2FSK 調制器。它可以在完成設計后立即編程進行驗證，有利于較早發(fā)現設計中的問題；它可以反復多次編程，為設計和產品升級帶來方便；在系統(tǒng)設計中引入了“軟硬件”的全新概念， 使得電子系統(tǒng)有更好的靈活性和自適應性。其中的兩個頻率產生器和隨機數字信號產生器都是用同一塊 CPLD 芯片來實現。在一片芯片里面完成整個 2FSK的調制過程，即從隨機信號、載波信號等的發(fā)生到信號的調制過程都是用的一塊芯片來完成的，所有的模塊的時鐘信號都用的 CPLD 器件里面的同一個時鐘信號發(fā)生器來完成的，這樣幾可以比較容易地實現各個信號的同步，較好地避免信號因在不同的時鐘信號的作用下而產生的信號延遲 問題。而用兩個 2ASK 調制器來實現 2FSK 調制雖然可以相應的減少延時，但是價格有太貴。由 CPLD 設計的系統(tǒng)，所采用的器件少，價格便宜，靈活性好，它可以有用戶自己編程，在設計的過程中有很大的活動空間。 隨著科技的不斷進步，可編程邏輯器件的生產技術的不斷發(fā)展，可編程邏輯器件的應用的不斷推廣，目前可編程邏輯器件的生產廠家很多，可以說各種品牌和型號的可編程邏輯器件是琳瑯滿目。 可編程邏輯器件的產品的選擇 FPGA 與 CPLD 是在 PAL、 GAL 等器件的基礎之上發(fā)展起來的大規(guī)模集成可編程邏輯器件，與 PAL、 GAL等器件相比， CPLD／ FPGA 的規(guī)模比較大，一個 CPLD／ FPGA 芯片可以替代幾十甚至數百片通用 IC 芯片。經過十多年的發(fā)展，國外許多公司相繼研制出各種類型的 CPLD／ FPGA。 雖然 FPGA 與 CPLD 在結構上有很多相似之處，但還是有一些差別。新近推出的 FPGA 產品都采用多層布線結構，更低的核心電壓，更豐富的I/O 管腳，容量可以達到 100K 個邏輯單元，內嵌入式的 RAM 資源等等，這都使得 FPGA 在數字信號處理領域顯示出自己特有的優(yōu)勢。近年來采用先進的集成工藝和大批量生產， CPLD 器件的成本不斷下降，集成密度、速 度和性能大幅度提高。 CPLD 是復雜的 PLD，與 SPLD 相比， CPLD通常具有更多的輸入信號、乘積項和宏單元，內含多個邏輯塊 [25]。 CPLD 器件的延時特性主要有：信號傳導延時 Ht 、信號建立時間 St 、時鐘－輸出延 時 COt 、以及寄存器－寄存器延時 PDt ，如圖 所示 [2 27]。這就是 CPLD 器件比 FPGA 器件的優(yōu)越之處。 可編程邏輯器件的產品的介紹 在上面對的芯片講述中，我們對 CPLD 器件的總體發(fā)展情況有了一個較詳細的了解 ,對它的相關功能也有了一個大概的認識。下面對 Xilinx 公司的 XC9500 系列的CPLD 芯片進行簡要介紹。 這系列器件的一個重要特點是：一塊給定的芯片可以有幾個不同的封裝。在大多數的應用中，沒有必要使狀態(tài)機或子系統(tǒng)中所有的內部信號對系統(tǒng)的其它部分可見并為其所用。事實上， 69 個 I/O 腳的大多數常常用于輸入，在這種情況下外部可見的輸出更少。典型 XC9500系列 CPLD 內部結果的方框圖如圖 所示，根據器件的編程，每一個外部 I/O引腳可以用作輸入、輸出或雙向引腳。其中有 3 個引腳中的任一個都可用作“全局時鐘”（ GCK），并且稍后會知道每一個宏單元都能夠被編程，以便使用所選的時鐘輸入。最后，有兩個或四個引腳可用作“全局三態(tài)控制”（ GTS），當宏單元輸出與外部 I/O 引腳相連時，在每個宏單元中均可以選擇一個信 號以控制相應的輸出驅動器進行輸出。宏單元輸出的組合或寄存信號均可反饋回乘積項陣列，這僅取決于宏單元的配置。局域反饋的優(yōu)點是在邏輯塊中實現對其它宏單元的信號快速傳送；而其弱點在于會引起復雜的時序問題和占用資源。與 16V8 和 22V10 型 PLD 相比， XC9500 和大多數 CPLD 宏單元都具有較少的“與”項， 16V8 具有 8 個， 20V10 具有 8~16 個， XC9500 則只有 5 個。 D/A 轉換器 由于 CPLD 只能產生數字信號，而 2FSK 信號為模擬信號 ,因此需要在其輸出端加上 D/A 轉換器，方便觀察結果是否出現失真，以及失真的程度是否嚴重影響了信號的恢復。直接輸出電壓的器件僅用于高阻抗負載，由于無輸出放大器部分的延遲，故常作為高速 DA 轉換器使用。直接調制法即連續(xù)調制中信號產生的方法，是將輸入基帶脈沖去控制一個振蕩器的參數而改變振蕩頻率。連續(xù)相位頻移鍵控（ CPFSK）由其較好的相位連續(xù)性，因而有很好的頻譜特性，在設 中得到了廣泛的應用 [3 35]。 根據前面的介紹，我們知道 CPLD 的功能很多。我將整個系統(tǒng)共分為分頻器、 m序列產生器、跳變檢測、數字選擇器（二選一）正弦波信號產生器和 DAC（數 /模變換器）等六部分，其中前五部分是由CPLD 器件完成的。 （ 1） 外部時鐘發(fā)生器 外部時鐘可以選擇用 555 定時器構成的多諧振蕩器，這種電路比較簡單，而且實現也比較方便。也就是它是一個比較標準的方波信號發(fā)生器。在設計高頻率時鐘時，我們一般情況下不使用它。因此，設計選用石英晶體來做方波信號發(fā)生起?；鶞蕰r鐘已由一個外部時鐘 120MHz 提供，要得到前面三種時鐘，就需要首先設計一個模