【正文】 結(jié)束，個部分結(jié)構(gòu)都具有特定的功能和語法結(jié)構(gòu)。由多個模塊構(gòu)成的設(shè)計實體中可能包含多個實體，其中包括一個頂層實體和處于底層的底層實體，底層實體可以作為組件例化到高層次實體中，頂層實體可以對應(yīng)于芯片的外部引腳定義。每個實體都必須有至少一個結(jié)構(gòu)體與之相應(yīng)。庫是用來存放已經(jīng)編譯過的實體、結(jié)構(gòu)體、程序包等數(shù)據(jù)集合。在VHDL中數(shù)據(jù)類型、常量及子程序在實體聲明和機構(gòu)體內(nèi)定義，而這些數(shù)據(jù)類型、常量及子程序?qū)ζ渌O(shè)計實體是不可見的。它可以作用實現(xiàn)對應(yīng)多個結(jié)構(gòu)體，即多種實現(xiàn)方式。NXP通過使用90納米的處理技術(shù)，將一個帶有矢量浮點協(xié)處理器的ARM926EJS CPU內(nèi)核與一系列包括USB OnTheGo在內(nèi)的標準外設(shè)結(jié)合起來，從而實現(xiàn)LPC3250的性能目標。LPC3250采用NXP半導(dǎo)體先進的開發(fā)技術(shù)優(yōu)化內(nèi)在功率實現(xiàn)低功耗，并使用增強型的軟件控制結(jié)構(gòu)使基于功率管理的應(yīng)用得到優(yōu)化。LPC3250 含有1個主機中斷控制器（MIC）和2個從機中斷控制器（SIC），支持74個中斷源，高達18個外部中斷。中斷控制器的輸出驅(qū)動器的FIQ和IRQ輸入到CPU。SICs的四個中斷輸出連接到主中斷控制器（MIC）4個中斷輸入，其應(yīng)始終配置上的MIC輸入低電平有效水平。如果設(shè)置觸發(fā)邊緣，直到被清除激活的中斷狀態(tài)存儲由主機。每個中斷源設(shè)置為產(chǎn)生一個IRQ或FIQ。一個典型的位片中斷控制器，： 位片中斷控制器第三章 總體結(jié)構(gòu)設(shè)計DCS控制器軟件部分DCS控制器是DCS的核心，系統(tǒng)的主要控制功能由它來完成。DCS的控制功能由控制器來實現(xiàn)，是控制器的核心功能。在控制器軟件中，I/O容量、控制算法容量、采集數(shù)據(jù)的分辨率和控制運算周期，起著決定性作用。這種系統(tǒng)網(wǎng)絡(luò)在任何情況下，網(wǎng)絡(luò)通信都不能中斷，大部分DCS還是采用雙總線、環(huán)形或雙重星型的網(wǎng)絡(luò)拓撲結(jié)構(gòu)。以太網(wǎng)接口站地址設(shè)定工作電源DP接口CPU10MB以太網(wǎng)控制SENT1←→SENT2←→RENT ←→主/從單元控制調(diào)壓24＋ —→SRAM24－ —→雙口RAMDSPUARTDP＋ ←→DP－ ←→各部分功能簡述如下：CPU：控制運算的主芯片，近年來以ARM核為基礎(chǔ)的低功耗芯片的流行。現(xiàn)在DCS的系統(tǒng)網(wǎng)絡(luò)都采用了以太網(wǎng)，事實證明，只要在軟件的應(yīng)用層上采取一定的保護措施（比如應(yīng)答和重發(fā)），其可靠和安全性是沒有問題的。作為過程控制系統(tǒng)，由于DCS需要進行大量的模擬量數(shù)據(jù)傳送，每個I/O設(shè)備的數(shù)據(jù)量較大，所以CNET一般選擇字節(jié)型長包協(xié)議的通信網(wǎng)絡(luò)。因為要滿足過程控制對安全性和可靠性的要求，該部分電路必須確保任一時刻有且僅有一臺主控制器的控制指令被輸出到I/O設(shè)備。在主控制器上電啟動后將這些文件調(diào)入內(nèi)存運行。掉電保持靜態(tài)存儲器：用于存儲運行過程中需要實時保存、并且在系統(tǒng)掉電后還需要保存一段時間的數(shù)據(jù)。電源電路:主控制器的電源輸入一般是24V直流電源，供主控制器上的IC芯片使用。對上層操作站通信使用以太網(wǎng)。在以太網(wǎng)初期，其網(wǎng)絡(luò)介質(zhì)訪問的特點比較適宜傳輸信息的請求隨機發(fā)生，每次傳輸?shù)臄?shù)據(jù)量較大而傳輸?shù)拇螖?shù)不頻繁，因網(wǎng)絡(luò)訪問碰撞而出現(xiàn)的延時對系統(tǒng)影響不大的應(yīng)用系統(tǒng)。隨著以太網(wǎng)應(yīng)用的廣泛和成熟，以太網(wǎng)的傳輸速度有了極大的提高，從最初的10Mbps發(fā)展到現(xiàn)在的100Mbps甚至到10Gbps，極大的改進了以太網(wǎng)的實時性。在I/O模塊部分，通常使用串行總線或者現(xiàn)場總線實現(xiàn)通信。串行總線的優(yōu)點是結(jié)構(gòu)簡單，成本低，很容易實現(xiàn)隔離，而且容易擴充，可以實現(xiàn)遠距離的I/O模塊連接。由于DCS的現(xiàn)場控制站有比較嚴格的實時性要求，需要在確定的時間期限完成測量值的輸入、運算和控制量的輸出，因此一般在快速控制系統(tǒng)中，可以采用較高速的現(xiàn)場總線，如CAN，而在控制速度要求不是很高的系統(tǒng)中，采用較低速的現(xiàn)場總線。I/O模塊與DCS控制站之間的通信方式有兩種：RS484通信協(xié)議和現(xiàn)場總線方式。RS485可以采用二線與四線的方式，二線制可實現(xiàn)真正的多點雙向通信，而采用四線連接時，則只能實現(xiàn)點對多的通信，總線上可多接到32個設(shè)備。因為RS485接口組成是半雙工網(wǎng)絡(luò)，所以RS485接口均采用屏蔽雙絞線傳輸。因此，可以使控制系統(tǒng)的設(shè)計、安裝、投運、正常生產(chǎn)運行和檢修維護都得到優(yōu)化。同時，由于系統(tǒng)的結(jié)構(gòu)簡化，設(shè)備與連線減少，現(xiàn)場儀表內(nèi)部功能加強，減少了信號的往返傳輸，提高了系統(tǒng)的工作可靠性。第四章 基于FPGA的RS485電路硬件設(shè)計１、RS485驅(qū)動芯片選型MAX3088是一個用于RS485/422通信的高速收發(fā)器件，是一個半雙工的通信收發(fā)器件，包含一個驅(qū)動器和一個接收器。意思就是如果所有終止總線發(fā)送器都禁用，那么接收器輸出將會是邏輯高“1”。所有的驅(qū)動器有一個1 / 8unitload達的輸入阻抗，在總線上最多允許有256個這樣的收發(fā)器。A，引腳數(shù)為8個。由于LPC3250片選信號有限，因此采用EMC_nCS3片選線掛兩個外圍器件的方式，分別外接的是485和CAN，并根據(jù)不同的地址總線分別基地址。74HC00為四組獨立的2輸入端與非門（正邏輯），： 74HC00邏輯圖（雙列直插封裝）其中A1—A4和B1—B4為輸入端，YI—Y4為輸出端，Vcc電源電壓為7V。SN74LVCC3245是一個擁有兩個獨立供電電源軌的8位正邏輯總線收發(fā)器。SN74LVCC3245是應(yīng)用于數(shù)字總線之間的異步通訊，這個設(shè)備的數(shù)據(jù)傳遞從A總線到B總線或者是從B總線到A總線的傳遞方向取決于方向控制引腳DIR上的邏輯電平。SN74LVCC3245的工作環(huán)境溫度為40176。C。(3)控制輸入信號VIH/VIL邏輯電平參數(shù)VCCA的電壓；LatchUp性能超過250mA。數(shù)據(jù)是由B口傳向A口；當OE為低電平和DIR為高電平時，數(shù)據(jù)是由A口傳向B口；當OE為高電平時，器件將與外部總線隔離。FPGA器件采用的是Altera公司的CycloneⅡ系列的EP2C5Q208C8N,該芯片包含一個二維的行和列的基本構(gòu)架來實現(xiàn)來自定義的邏輯。在該芯片上的每個I/O接口都有各自的編號,在硬件設(shè)計上需要自定義引腳接線意義。EP2C5芯片一個有4608個邏輯單元，26個M4K RAM塊，其中RAM總量為1119808，并且可以擴大外周設(shè)置。： FPGA端地址數(shù)據(jù)線接口及引腳分配，第8689引腳通過外掛485分別于SN74LVCC3245的A1A4連接，而102103接口與SN74LVCC3245的B5和B6相連，進行讀寫和隔離總線作用；第56到76號引腳共16個數(shù)據(jù)總線與74LVCH162245連接。74LVCH162245的30歐串聯(lián)端電阻的高和低輸出都能減少線路噪音。使用它可以有效減少EMI，同時也不會由于一個外設(shè)的損壞而導(dǎo)致整個總線的癱瘓。下表為74LVCH162245的真值表： 74LVCH162245真值表由于FPGA器件上總線速度超過50M，甚至達到100M，因此需要利用74LVCH162245作為總線驅(qū)動與隔離器件，增強總線抗干擾性以及數(shù)據(jù)傳輸?shù)目煽啃?、讀寫信號： FPGA端數(shù)據(jù)與片選、讀寫信號由上圖可知，1DIR和2DIR是方向控制輸入，而它是是由EMC_nOE決定為低電平，2OE和2OE是使能輸入，而由E485_nCS決定為低電平，由真值表可得知，該芯片的數(shù)據(jù)傳遞方向是由B傳向A。HCPL0601是一種高速10MBit/s的邏輯門光耦器件，對總線信號進行隔離傳輸,，輸入和輸出間互相隔離，電信號傳輸具有單向性特點。其輸出類型為邏輯閘，通道數(shù)為1，輸入電流為15mA，輸出電壓為7V。其采用的是電平觸發(fā)，邏輯為：。主要應(yīng)用于波形和脈沖整形器，非穩(wěn)態(tài)多諧振蕩器，單穩(wěn)多諧振蕩器?！敵鲭妷簽?V，隔離電壓為1500V。MAX3088是一個用于RS485/422通信的高速收發(fā)器件，包含一個驅(qū)動器和一個接收器。下圖為RS485驅(qū)動及隔離電路:上圖通過光電耦合器接收 信號通過施密特觸發(fā)器的波形整合驅(qū)動MAX3088進行RS485協(xié)議，在本次設(shè)計一共有兩路RS485獨立通道進行冗余，所以還應(yīng)有一路RS485驅(qū)動電路，設(shè)計圖同上圖。并按照4位地址線和16位數(shù)據(jù)線，分別經(jīng)過緩沖器件后連接到LPC3250器件的總線端口即可。本課題應(yīng)設(shè)計兩路RS485通道，下面著重設(shè)計一路RS485通道（另一通道同理），共8個寄存器，分別定義如下：寄存器名稱地址數(shù)據(jù)寄存器10x00接收計數(shù)寄存器高10x01接收計數(shù)寄存器低10x02累加和0x03Reserved0x04波特率寄器高10x05波特率寄器低10x06狀態(tài)寄存器10x07：數(shù)據(jù)寄存器為一個8位寄存器，對其寫入的8位數(shù)據(jù)會被寫入發(fā)送FIFO內(nèi)；通過讀取該寄存器，可以讀取到接收FIFO內(nèi)已收到的數(shù)據(jù)；：讀取該寄存器可以讀取到接收FIFO中有效數(shù)據(jù)個數(shù)對該寄存器寫無效；：讀取該寄存器可以讀取到發(fā)送幀或者接收幀的累加和（可采用異或加方式），對該寄存器寫無效；：該波特率為16位，該寄存器支持讀/寫。：RF位：正在接收標志，在已接收到幀頭、還未接收到幀尾時該標志置位，否則清0；TF位：啟動發(fā)送標志，由CPU置位，F(xiàn)PGA清零，如果為1，則FPGA啟動發(fā)送FIFO數(shù)據(jù)；RC位：接收完成標志，成功接收到一幀數(shù)據(jù)（收到大于1字節(jié)數(shù)據(jù)，且已收到幀尾）后置位，該位可對其寫0進行清除，在收到下一幀幀頭后該位自動清0；TC位：發(fā)送完成標志，將發(fā)送FIFO內(nèi)的數(shù)據(jù)送完并送出幀尾字節(jié)后置位，可對其寫0清除或在開始發(fā)送下一幀幀頭時清0；TER:發(fā)送故障標志位，指向通信對方發(fā)送數(shù)據(jù)錯誤，比如斷幀；RER:接收故障標志位，指向接收到通信對方的數(shù)據(jù)錯誤，比如斷幀；CRC位：累加和校驗成功標志，指示最后接收到的一幀數(shù)據(jù)的累加和校驗結(jié)果是否正確，1表示正確，0表示失敗。為了提高傳輸效率和簡化采樣過程，F(xiàn)PGA內(nèi)部對總線收發(fā)數(shù)據(jù)采用4B5B編碼，內(nèi)部的邏輯關(guān)系如下圖所示： FPGA邏輯關(guān)系圖1 FPGA邏輯關(guān)系圖2其中，各個模塊說明如下：(1) ctr：MCU 接口模塊端口說明：clk，400M時鐘輸入，用于對MCU控制信號采樣cs：片選rst：復(fù)位wr：寫數(shù)據(jù)信號rd：讀數(shù)據(jù)信號 data[7..0]：數(shù)據(jù)總線 address[3..0]：地址總線fifo_wren：寫發(fā)送FIFO數(shù)據(jù)使能信號fifo_wr:寫發(fā)送FIFO數(shù)據(jù)時鐘信號sed_data[7..0]：寫入發(fā)送FIFO數(shù)據(jù)總線fifo_rden：讀接收FIFO數(shù)據(jù)使能信號fifo_rd：讀接收FIFO數(shù)據(jù)時鐘信號rev_data[7..0]：讀接收FIFO數(shù)據(jù)總線作用：完成于MCU的接口及對內(nèi)部數(shù)據(jù)讀寫的控制(2)send_fifo：發(fā)送FIFO端口說明：data[7..0]，發(fā)送FIFO數(shù)據(jù)總線wrr