【正文】 。（華為）5請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？5用filpflop和logicgate設計一個1位加法器，輸入carryin和currentstage，輸出carryout和nextstage. （未知）5用D觸發(fā)器做個4進制的計數(shù)。（南山之橋）5用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子）60、數(shù)字電路設計當然必問Verilog/VHDL，如設計計數(shù)器。（南山之橋）6寫異步D觸發(fā)器的verilog module。（未知） 最基本的如三極管曲線特性。（仕蘭微電子） 負反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用）（未知） 放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（凹凸） 基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優(yōu)缺點，特別是廣泛采用差分結構的原因。（未知） 1畫差放的兩個輸入管。并畫出一個晶體管級的運放電路。（未知） 1給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的rise/fall時間。當RCq,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA 上海筆試試題） 1一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（威盛VIA 上海筆試試題） 2化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（揚智電子筆試） 2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster res0824ponse for output rising edge.(less delaytime)。（Infineon筆試） 畫出CMOS的圖，畫出towtoone mux gate。（飛利浦－大唐筆試） 3畫出Y=A*B C的cmos電路圖。（飛利浦－大唐筆試） 3畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B C(D E)。（未知） 3給一個表達式f=xxxx xxxx xxxxx xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。（Infineon筆試） 3為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 3用與非門等設計全加法器。（華為） 4用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為…（仕蘭微電子） 4A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（揚智電子筆試） 4用傳輸門和倒向器搭一個邊沿觸發(fā)器。（威盛VIA 上海筆試試題） 4畫出DFF的結構圖,用verilog實現(xiàn)之。（未知） 4D觸發(fā)器和D鎖存器的區(qū)別。（未知） 50、LATCH和DFF的概念和區(qū)別。（南山之橋） 5（華為） 5實現(xiàn)N位Johnson Counter,N=5。（未知） 6BLOCKING NONBLOCKING 賦值的區(qū)別。（揚智電子筆試） module dff8(clk , res0824et, d, q)。 input res0824et。 output [7:0] q。 always (posedge clk or posedge res0824et) if(res0824et) q = 0。 endmodule 6用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, res0824et)。 output clk_o。 reg out 。 else out = in。 assign clk_o = out。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 input clk。 input d。 reg q。 else q = d。（仕蘭微電子） 6用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知） 6一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解的）。（仕蘭微電子） 70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知） 7畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。（未知） 7用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦－大唐筆試）7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。電源電壓為3~5v假設公司接到該項目后，交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。（降低溫度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit ） 8名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language動態(tài)隨機存儲器的英文縮寫(DRAM)。（仕蘭微面試題目）FPGA和ASIC的概念，他們的區(qū)別。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設計和制造的。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）描述你對集成電路設計流程的認識。（仕蘭微面試題目）IC設計前端到后端的流程和eda工具。（威盛VIA 上海筆試試題）寫出asic前期設計的流程和相應的工具。（揚智電子筆試）先介紹下IC開發(fā)流程：1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMIT VISUALHDL poser(cadence)。 viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確數(shù)字電路仿真工具： VeroligXL VCS Modlesim CADENCE SYNOPSYS MENTOR ***ANTI HSpice pspice，spectre micro microwave:最終仿真結果生成的網(wǎng)表稱為物理網(wǎng)表。自動布局布線需要哪些基本元素？（仕蘭微面試題目）1描述你對集成電路工藝的認識。,？（仕蘭微面試題目）1請描述一下國內(nèi)的工藝現(xiàn)狀。（Infineon筆試試題）2以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（凹凸的題目和面試）2畫pbulk 的nmos截面圖。（凹凸的題目和面試）寄生效應在i