電子技術(shù)基礎(chǔ)數(shù)字部分第五版課后答案-在線瀏覽
2025-07-24 18:10本頁面
【正文】 101011110011011110111102由真值表畫出卡諾圖3由卡諾圖,得邏輯表達(dá)+式ABBC+ACL=用摩根定理將與或化為與非表達(dá)式? ? = + ABBC+ACLABCAC= 4由已知函數(shù)的與非與非表達(dá)式畫出邏輯圖第三章習(xí)題 MOS 邏輯門電路 根據(jù)表題 所列的三種邏輯門電路的技術(shù)參數(shù)，試選擇一 種最合適工作在高噪聲 環(huán)境下的門電路。 (2)輸入端接低于 的電源。 (4)輸入端接 10kΩ的電阻到地.解:對(duì)于 74HC 系列 CMOS 門電路來說,輸出和輸入低電平的標(biāo)準(zhǔn)電壓值為:VOL =, V IL =,因此有:(1) Vi =0 V IL =,屬于邏輯門 0 (2) Vi =VIL ,屬于邏輯門 0 (3) Vi V IL =,屬于邏輯門 0 (4)由于 CMOS 管的柵極電流非常小,通常小于 1uA,在 10kΩ電阻上產(chǎn)生的壓降小于 10mV 即Vi V IL =,故亦屬于邏輯 0. 求圖題 所示電路的輸出邏輯表達(dá)式.解: 圖解 所示電路中 L1= AB ,L2= BC ,L3= D ,L4 實(shí)現(xiàn)與功能 , 即 L4=L1 ? L2 ? L3,而L=EL 4g ,所以輸出邏輯表達(dá)式為 L= ABBCDEgg 圖題 表示三態(tài)門作總線傳輸?shù)氖疽鈭D，圖中n 個(gè)三態(tài)門的輸出接到數(shù)據(jù)傳輸總 線，D1，D2，……Dn 為數(shù)據(jù)輸入端，CS1，CS2……CSn :(1) CS 信號(hào)如何進(jìn)行控制,以便數(shù)據(jù) D1 ,D2 , ……Dn 通過該總線進(jìn)行正常傳輸。圖題 （b）所示 CMOS 電路， EN =0 時(shí)，T P 2 導(dǎo)通，或非門打開，T P1 和T N 1 構(gòu)成反相器正常工作，L=A；當(dāng) EN =1 時(shí)，T P 2 截止，或非門輸出低電平，使T N 1 截止，輸出端處于高阻狀態(tài)，該電路是低電平使能三態(tài)緩沖器，（b）所示。AL00101010高阻11（a）AL00001110高阻11高阻（b）ENAL00高阻01高阻100111（cAL00101010高阻11高阻（d） 為什么說 TTL 與非門的輸入端在以下四種接法下，都屬于邏輯 1 ：（1）輸入端懸空； （2）輸入端接高于 2V 的電源；（3）；（4）輸入端 接 10kΩ的電阻到地。又因 T3 飽和導(dǎo)通，故與非門輸出為低電平，由上分析，與非門輸入懸空時(shí)相當(dāng)于輸 入邏輯 1。而 VB1≥2 .1V 時(shí)，將會(huì)使 T1 的集電結(jié)處于正偏，T 2，T 3 處于飽 和狀態(tài)，使 T 4 截止，與非門輸出為低電平。（3 ）與非門的輸入端接同類與非門的輸出高電平 輸出時(shí)，若 T 1 管導(dǎo)通， 則VB1=+=。由（1）（2）， 當(dāng) VB1≥2 .1V，與非門輸出為低電平。這時(shí)輸入電壓為 VI =(VccV BE)=10（5 ）／（10+4）=。但 VBI 是個(gè)不可能大于 的。 設(shè)有一個(gè) 74LS04 反相器驅(qū)動(dòng)兩個(gè) 74ALS04 反相器和四個(gè) 74LS04 反相器。 從主教材附錄 A 查出 74LS04 和 74ALS04 的參數(shù)如下（不考慮符號(hào)）74LS04： IOL(max) =8mA, I OH (max) =。1 （a）所示，74LS04 總的拉電流為兩部分，即4 個(gè) 74ALS04 的高電平輸入電流的最大值 4 I IH (max) = 電流之和 為+= 74LS04 能提供 的拉電流，并不超載。（2）從上面分析計(jì)算可知，74LS04 所驅(qū)動(dòng)的兩類負(fù)載無論書灌電流還是拉電流均未超 圖題 所示為集電極門 74LS03 驅(qū)動(dòng) 5 個(gè) CMOS 邏輯門，已知 OC 門輸管截止時(shí)的漏電流=；負(fù)載門的參數(shù)為：=4V,=1V,==1A試計(jì)算上拉電阻的值。（a）所示，74LS03 輸出為低電平，)I ILtotal(=5 I IL =5 =, 有V VOLDD ? (max)4)(5?VR p (min) ==≈ ?()?I ILtotal)IOL((max) ?mA拉電流情況如圖題解 （b）所示，74LS03 輸出為高電平，I) IHtotal( =5 I IH =5 =由于VOH (min) VIH (min) 為了保證負(fù)載門的輸入高電平，取VOH (min) =4V 有VoHV DD ?(min)4)(5?VR P (max) ===?()?I) ( I)OLIHto(tal+mA綜上所述， R P 的取值范圍為 ? ～ ? 設(shè)計(jì)一發(fā)光二極管(LED)驅(qū)動(dòng)電路,設(shè) LED 的參數(shù)為VF =, I D =。解：由邏輯電路寫出邏輯表達(dá)式= B+ALB= e首先將輸入波形分段，然后逐段畫出輸出波形。如圖所示4．2．1 試用 2 輸入與非門設(shè)計(jì)一個(gè) 3 輸入的組合邏輯電路。解： 根據(jù)組合邏輯的設(shè)計(jì)過程，首先要確定輸入輸出變量，列出真值表。當(dāng)滿足以 下條件時(shí)表示同意；有三人或三人以上同意，或者有兩人同意，但其中一人是叫教練。解： 1）設(shè)一位教練和三位球迷分別用A 和 表示，并且這些輸入變量為1 時(shí)表示同 意，為 0 時(shí)表示不同意，輸出 L 表示表決結(jié)果。 由此列出真值表輸入輸出ABCDL000000001000100001100100001010011000111110000100111010110111110011101111101111112）由真值表畫卡諾圖由卡諾圖化簡(jiǎn)得 L=AB+AC+AD+BCD由于規(guī)定只能用 2 輸入與非門，將上式變換為兩變量的與非——與非運(yùn)算式= ** * * ABACADL*=BCDABACADBCD**3）根據(jù) L 的邏輯表達(dá)式畫出由 2 輸入與非門組成的邏輯電路4．3．3 判斷圖所示電路在什么條件下產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)，怎樣修改電路能消除競(jìng)爭(zhēng)冒險(xiǎn)?解： 根據(jù)電路圖寫出邏輯表達(dá)式并化簡(jiǎn)+BC得BAL = *當(dāng) A=0，C=1 時(shí)，BBL+= 有可能產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)，為消除可能產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)，增加乘積項(xiàng)使AC，使*，修改后的電路如圖+ +BCACBAL =
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