vhdl程序設(shè)計語言ppt課件-在線瀏覽
2025-06-22 18:30本頁面
【正文】 展起來的一種硬件描述語言，語法較自由； VHDL格式較嚴謹，其書寫規(guī)則比VerilogHDL要繁瑣些。 VerilogHDL強調(diào)于集成電路的綜合， VHDL強調(diào)于組合邏輯電路的綜合。簡單的實體是由實體說明和結(jié)構(gòu)體兩部分組成的。結(jié)構(gòu)體定義實體的實現(xiàn)，即電路的具體描述。 由實體說明部分和構(gòu)造體部分組成 … 端口名 ：端口模式 數(shù)據(jù)類型 )； ENTITY 實體名 Is End 實體名； 格式 : Port ( 端口名 ：端口模式 數(shù)據(jù)類型； 說明 : ① 定義本設(shè)計的輸入 /輸出端口 ② 端口名是每個系統(tǒng)引腳的名稱，一般用幾個英文字母組成 方向 ： IN OUT INOUT BUFFER LINKAGE 數(shù)據(jù)類型 ： std_logic(一位） , std_logic_vector（多位） integer , boolean , bit , bit_vector LIBRARY IEEE。 ENTITY add8 IS PORT ( b : IN STD _LOGIC_VECTOR(7 DOWNTO 0)。 Ci : IN STD_LOGIC。 END add8。結(jié)構(gòu)體功能可以用三種方式進行描述，即行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述，另外，還可以采用混合描述。 注意： （ 1）這是在結(jié)構(gòu)體內(nèi)部定義，而不是實體內(nèi)部。 例：結(jié)構(gòu)體的信號定義方法 ARCHITECTURE structural OF mux IS SIGNAL ab: bit。 … … BEGIN END structural。 Sel : IN BIT 。 END MUX 。 END dataflow。 USE 。 USE IEEE 。 g : OUT std_logic)。 ARCHITECTURE behavioral OF parator IS BEGIN Comp: PROCESS (a, b) BEGIN IF a=b THEN G=‘1’。 END IF。 END behavioral。 (2) 數(shù)據(jù)流描述法：采用進程語句，順序描述數(shù)據(jù)流在控制流 作用下被加工，處理，存儲的全過程。 1. 行為描述法 ARCHITECTURE behavioral OF rsff BEGIN q = NOT ( qb AND set)。 END behavioral。行為描述在 EDA 工程中稱為高層次描述或高級描述。 ARCHITECTURE structural OF rsff IS COMPONENT nand2 PORT( a,b : IN BIT。 END COMPONENT。 u1： nand2 PORT MAP (a=reset, b=q, c=qb )。 3. 數(shù)據(jù)流描述法 結(jié)構(gòu)體的數(shù)據(jù)流描述法反映了從輸入數(shù)據(jù)到輸出數(shù)據(jù)之間所發(fā)生的邏輯變換，或者說描述了數(shù)據(jù)流程的運動路徑、運動方向和運動結(jié)果。 USE IEEE 。 g : OUT std_logic)。 ARCHITECTURE dataflow OF parator IS BEGIN g=1 when (
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