各大公司電子類招聘題目精選-在線瀏覽
2025-05-11 23:37本頁面
【正文】 端波形圖。（未知） 3DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子） 3A/D電路組成、工作原理。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個東西各個人就 不一樣了，不好說什么了。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 什么是Setup 和Holdup時間？（漢王筆試） setup和holdup時間,區(qū)別.（南山之橋） 解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（威盛VIA 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間Setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間是指在時鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。 說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。產(chǎn)生毛刺叫冒險。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。CMOS輸出接到TTL是可以直接互連。 1如何解決亞穩(wěn)態(tài)。當(dāng)一個觸發(fā)器進入亞 穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平 上。 1IC設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋） 1多時域設(shè)計中,如何處理信號跨時域。（飛利浦－大唐筆試） Delay period setup – hold 1時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（威盛VIA 上海筆試試題） 1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 上海筆試試題） 給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知） 2卡諾圖寫出邏輯表達使。（威盛） 2please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 2用mos管搭出一個二輸入與非門。（威盛筆試題circuit ） 2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（威盛VIA 上海筆試試題） 3用一個二選一mux和一個inv實現(xiàn)異或。（科廣試題） 3用邏輯們和cmos電路實現(xiàn)ab+cd。（仕蘭微電子） 3利用4選1實現(xiàn)F(x,y,z)=xz+yz’。 3給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。（華為） 給出兩個門電路讓你分析異同。（未知） 4用波形表示D觸發(fā)器的功能。（揚智電子筆試） 4用邏輯們畫出D觸發(fā)器。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。（新太硬件面試） 4簡述latch和filpflop的異同。（未知） 5latch與register的區(qū)別,。（華為） 5請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？ 5用filpflop和logicgate設(shè)計一個1位加法器，輸入carryin和currentstage，輸出 carryout和nextstage. （未知） 5用D觸發(fā)器做個4進制的計數(shù)。（南山之橋） 5用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭 微電子） 60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL，如設(shè)計計數(shù)器。（南山之橋） 6寫異步D觸發(fā)器的verilog module。 input clk。 input [7:0] d。 reg [7:0] q。 else q = d。 input clk , reset。 wire in。 always ( posedge clk or posedge reset) if ( reset) out = 0。 assign in = ~out。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器 件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 module dff8(clk , reset, d, q)。 input reset。 output q。 always (posedge clk or posedge reset) if(reset) q = 0。 endmodule 6請用HDL描述四位的全加法器、5分頻電路。（未知） 6用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（威盛VIA 上海筆試試題） 6描述
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1