【正文】 描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計電子系統(tǒng)到硬件系統(tǒng)的一門新技術(shù)。完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。EDA 技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個階段。80 年代為計算機輔助工程（CAE）階段。CAE 的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動布局布線，PCB 后分析。EDA 技術(shù) 發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計與制造等各方面都發(fā)揮著巨大的作用。主要是讓學(xué)生了解 EDA 的基本原理和基本概念、鱗握用佃 L 描述系統(tǒng)邏輯的方法、使用扔 A 工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設(shè)計時從事簡單電子系統(tǒng)的設(shè)計，為今后工作打下基礎(chǔ)。在科研方面：主要利用電路仿真工具(EwB東北石油大學(xué)本科生課程設(shè)計（論文）2或 PSPICE、 VLOL 等)進行電路設(shè)計與仿真；利用虛擬儀器進行產(chǎn)品調(diào)試；將 O)LI)／ FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。在產(chǎn)品設(shè)計與制造方面：從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA 技術(shù)不單是應(yīng)用于前期的計算機模擬仿真、產(chǎn)品調(diào)試，而且也在批量制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接等有重要作用。電子技術(shù)全方位納入 EDA 領(lǐng)域，EDA 使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)在以下幾個方面：使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認(rèn)成為可能；基于 EDA 工具的 ASIC 設(shè)計標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及 IP 核模塊；軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計應(yīng)用領(lǐng)域得到進一步確認(rèn)；SoC 高效低成本設(shè)計技術(shù)的成熟?？梢哉f電子 EDA 技術(shù)是電子設(shè)計領(lǐng)域的一場革命。作為高等院校有關(guān)專業(yè)的學(xué)生和廣大的電子工程師了解和掌握這一先進技術(shù)是勢在必行，這不僅是提高設(shè)計效率的需要，更是時代發(fā)展的需求，只有攀握了 EDA 技術(shù)才有能力參與世界電子工業(yè)市場的競爭，才能生存與發(fā)展。所以發(fā)展 EDA 技術(shù)將是電子設(shè)計領(lǐng)域和電子產(chǎn)業(yè)界的一場重大的技術(shù)革命，同時也對電類課程的教學(xué)和科研提出了更深更高的要求。 EDA 的 工 作 平 臺 EDA 硬件工作平臺。東北石油大學(xué)本科生課程設(shè)計（論文）3 EDA 的軟件工作平臺PLD（Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。它們的基本設(shè)計方法是借助于 EDA 軟件，用原理圖、狀態(tài)機、布爾表達式、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實現(xiàn)。 的發(fā)展趨勢面對當(dāng)今飛速發(fā)展的電子產(chǎn)品市場，設(shè)計師需要更加實用、快捷的 EDA 工具，使用統(tǒng)一的集成化設(shè)計環(huán)境，改變傳統(tǒng)設(shè)計思路，將精力集中到設(shè)計構(gòu)思、方案比較和尋找優(yōu)化設(shè)計等方面，需要以最快的速度，開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品，對 EDA 技術(shù)提出了更高的要求 [3]。可編程邏輯器件已經(jīng)成為當(dāng)今世界上最富吸引力的半導(dǎo)體器件，在現(xiàn)代電子系統(tǒng)設(shè)計中扮演著越來越重要的角色。在電子系統(tǒng)的發(fā)展過程中，工程師的系統(tǒng)設(shè)計理念要受到其能夠選擇的電子器件的限制，而器件的發(fā)展又促進了設(shè)計方法的更新。這些高密度、大容量的可編程邏輯器件的出現(xiàn)，給現(xiàn)代電子系統(tǒng)（復(fù)雜系統(tǒng)）的設(shè)計與實現(xiàn)帶來了巨大的幫助。 [3]向在系統(tǒng)可編程方向發(fā)展。采用在系統(tǒng)可編程技術(shù)，可以像對待軟件那樣通過編程來配置系統(tǒng)內(nèi)硬件的功能，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。向可預(yù)測延時方向發(fā)展。為了保證高速系統(tǒng)的穩(wěn)定性，可編程邏輯器件的延時可預(yù)測性是十分重要的。因此，為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求，可編程邏輯器件的高速可預(yù)測延時是非常必要的。 [3]可編程邏輯器件為電子產(chǎn)品的開發(fā)帶來了極大的方便，它的廣泛應(yīng)用使得電子系統(tǒng)的構(gòu)成和設(shè)計方法均發(fā)生了很大的變化。其允許設(shè)計者使用開發(fā)軟件在計算機中設(shè)計、修改模擬電路，進行電路特性仿真，最后通過編程電纜將設(shè)計方案下載至芯片中。向低電壓、低功耗方面發(fā)展。面對當(dāng)今飛速發(fā)展的電子產(chǎn)品市場，電子設(shè)計人員需要更加實用、快捷的開發(fā)工具，使用統(tǒng)一的集成化設(shè)計環(huán)境，改變優(yōu)先考慮具體物理實現(xiàn)方式的傳統(tǒng)設(shè)計思路，將精力集中到設(shè)計構(gòu)思、方案比較和尋找優(yōu)化設(shè)計等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。由于數(shù)字電路和模擬電路的不同特性，模擬集成電路 EDA 工具的發(fā)展遠遠落后于數(shù)字電路 EDA 開發(fā)工具。20 世紀(jì) 90 年代以來，EDA 工具廠商都比較重視數(shù)?；旌闲盘栐O(shè)計工具的開發(fā)。高效的仿真工具?？梢詫㈦娮酉到y(tǒng)設(shè)計的仿真過程分為兩個階段：設(shè)計前期的系統(tǒng)級仿真和設(shè)計過程中的電路級仿真。要提高仿真的效率，一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級仿真中，系統(tǒng)模型的建模和電路級仿真中電路模型的建模技術(shù) [8]。理想的邏輯綜合、優(yōu)化工具。優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)邏輯方程功能等效的原則，用更小、更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定目標(biāo)庫映射成新的網(wǎng)表。邏輯綜合、優(yōu)化工具就是要把設(shè)計者的算法完整高效地生成電路網(wǎng)表。，六進制，二十四進制計數(shù)器的設(shè)計方法。 CPLD 技術(shù)的層次化設(shè)計方法。，調(diào)節(jié)小時、分鐘功能。 實驗原理在同一 EPLD 芯片 EPF10K10 上集成了如下電路模塊：1．時鐘計數(shù)： 秒——60 進制 BCD 碼計數(shù)；分——60 進制 BCDD 碼計數(shù)；時——24 進制 BCDD 碼計數(shù)；同時整個計數(shù)器有清零，調(diào)分，調(diào)時功能。2．具有驅(qū)動 8 位八段共陰掃描數(shù)碼管的片選驅(qū)動信號輸出和八段字形譯碼輸出。3．揚生器在整點時有報時驅(qū)動信號產(chǎn)生。 系統(tǒng)硬件1．主芯片 EPF10K10LC844。東北石油大學(xué)本科生課程設(shè)計（論文）73．揚聲器。5．三個按鍵開關(guān)（清零，調(diào)小時，調(diào)分鐘） 。其中計時模塊有 3 部分構(gòu)成：秒計時器（second1） 、分計時器(minute1)、時計時器(hour1)。 2. 分計數(shù)模塊：分計數(shù)，在秒進位信號為高電平時，計數(shù)一次，同樣以 60次為一個循環(huán)計數(shù)，同時產(chǎn)生分進位信號影響時計數(shù)。4. 時間顯示模塊：通過選中不同的數(shù)碼管，同時進行一定頻率的掃描顯示時，分，秒?；竟δ苁窃谑鼓芏藶楦唠娖綍r，可以使時和分循環(huán)計數(shù)；6. 整點報時模塊：在秒計數(shù)到 50 秒時，同時分計數(shù)到 59 分開始，豐鳴器產(chǎn)生每個 2 秒的鳴叫（500HZ） ，到整點是產(chǎn)生 750HZ 的鳴叫。 設(shè) 計 說 明首先分析數(shù)字時鐘，得出進位法則大體相同，故所得時分秒進位方式語法基本相同，因此可以將時分秒定義成六位輸出端口，即分別將時分秒定義為 3 個ponent，分別給予設(shè)計。use 。ENTITY second ISPORT(clk, reset,setmin : IN STD_LOGIC。daout: out std_logic_vector (6 downto 0))。ARCHITECTURE fun OF second ISSIGNAL count: STD_LOGIC_VECTOR( 6 downto 0)。 process ( clk , reset , setmin) begin enmin=k。039。 elsif (setmin=39。) then enmin = clk。event and clk=39。) then if (count(3 downto 0)=1001) then if (count 1660) then if (count=1011001) then enmin=39。 count=0000000。 end if。 end if。 enmin=39。 after 100 ns。 end if。 end process。在秒計時器的 clk 輸入一個周期為 5ns 的時鐘信號；清 0 端（reset）前面一小段（100ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（200ns）為低電平，后面均為高電平；秒重置端（s1）可設(shè)置數(shù)值為 50 秒，保存波形圖，進行仿真，產(chǎn)生如下波形： 圖 31 5na 時鐘信號由上述波形可以清楚的看到：當(dāng)清 0 信號（reset ）無效時，秒計時器置數(shù)，從 50 秒開始計數(shù)，到 59 秒時回到 0，并且輸出一個高電平。use 。ENTITY minute ISPORT(clk, clk1,reset,sethour : IN STD_LOGIC。daout: out std_logic_vector (6 downto 0))。ARCHITECTURE fun OF minute IS東北石油大學(xué)本科生課程設(shè)計（論文）11SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0)。 process ( clk,reset,sethour) begin if (reset=39。) then count = 0000000。039。 elsif (clk39。139。139。 ELSE count=count+7。 else count=0000000。 elsif(count 1660) then count = count + 1。03