【正文】 F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F F M u x 12 5 6 39。 6個(gè) 4input LUT 2個(gè) 2input LUT PROCESS(input) IS BEGIN IF input(0)=?0? THEN y=“111”。 ELSIF input(2)=?0? THEN y=“101”。 ELSIF input(4)=?0? THEN y=“011”。 ELSIF input(6)=?0? THEN y=“001”。 END IF。 優(yōu)先級(jí)編碼器真值表 input output 7 6 5 4 3 2 1 0 2 1 0 0 1 1 1 0 1 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 1 1 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 LOOP 語(yǔ)句的書寫格式一般有兩種 : 1. FOR LOOP LOOP語(yǔ)句 LOOP語(yǔ)句使程序能 進(jìn)行有規(guī)則的循環(huán)，循環(huán)的次數(shù)受迭代算法控制。 END LOOP [ 標(biāo)號(hào) ]。 ASUM： FOR i IN 1 TO 9 LOOP sum:=i+sum； sum初始值為 0 END LOOP ASUM； LIBRARY IEEE。 ENTITY parity_check IS PORT（ a： IN STD_LOGICVECTOR（ 7 DOWNTO 0)。 END ENTITY parity_check。039。 END LOOP。 END PROCESS。 2. WHILELOOP [標(biāo)號(hào) ]: WHILE 條件 LOOP 順序處理語(yǔ)句 。 在該 LOOP語(yǔ)句中 ,如果條件為 真 ,則進(jìn)行循環(huán) 。 i:=1。 sbcd： WHILE (i10) LOOP sum:=i+sum； i:=i+1。 ?NEXT語(yǔ)句用在 LOOP語(yǔ)句中，實(shí)現(xiàn) LOOP語(yǔ)句的內(nèi)部循環(huán)控制。 NEXT 語(yǔ)句 ?“標(biāo)號(hào)”表明下一次迭代的起始位置； ?“ WHEN 條件”表明 NEXT語(yǔ)句的執(zhí)行條件； ?如果 NEXT語(yǔ)句后面 “標(biāo)號(hào)”和“ WHEN條件”都沒有，則只要執(zhí)行到該語(yǔ)句就立即無(wú)條件跳出本次循環(huán)，從 LOOP語(yǔ)句的起始位置進(jìn)入下一次循環(huán)。 如果 EXIT后面沒有跟 標(biāo)號(hào) 和 WHEN條件 ,則程序執(zhí)行到該語(yǔ)句時(shí)就無(wú)條件地從 LOOP語(yǔ)句中跳出 ,結(jié)束循環(huán)狀態(tài) ,繼續(xù)執(zhí)行 LOOP 語(yǔ)句后繼的語(yǔ)句 , 7. 1. 6 EXIT語(yǔ)句 EXIT語(yǔ)句是 LOOP語(yǔ)句中使用的循環(huán)控制語(yǔ)句，執(zhí)行EXIT語(yǔ)句將結(jié)束循環(huán)狀態(tài)，即從 LOOP語(yǔ)句中跳出，結(jié)束 LOOP語(yǔ)句的正常執(zhí)行。 EXIT [標(biāo)號(hào) ] [WHEN條件 ]。 如果 EXIT語(yǔ)句位于一個(gè)內(nèi)循環(huán) LOOP語(yǔ)句中 ，執(zhí)行 EXIT語(yǔ)句 ， 程序僅僅退出內(nèi)循環(huán) ， 而仍然留在外循環(huán)的 LOOP語(yǔ)句中 。 3） EXIT語(yǔ)句后跟“ WHEN條件”語(yǔ)句 當(dāng)程序執(zhí)行到該語(yǔ)句時(shí)，只有所說(shuō)明的” WHEN條件”為“真”時(shí)，才跳出循環(huán)的 LOOP語(yǔ)句。如果有標(biāo)號(hào)說(shuō)明，下一條要執(zhí)行的語(yǔ)句將是標(biāo)號(hào)所說(shuō)明的語(yǔ)句。 WAIT語(yǔ)句 WAIT語(yǔ)句的 5種格式： ① WAIT 無(wú)限等待 ② WAIT ON 敏感信號(hào)量變化 ③ WAIT UNTIL 條件滿足 ④ WAIT FOR 時(shí)間到 ⑤多條件 WAIT語(yǔ)句 滿足所有條件中的一個(gè)或多個(gè)條件 進(jìn)程在仿真運(yùn)行中總是處于下述兩種狀態(tài)之一：執(zhí)行和掛起。 1. WAIT ON [標(biāo)號(hào) :] WAIT ON 敏感信號(hào)列表； 例如： WAIT ON a,b。 Process(a,b) IS Begin y=a and b。 Process Begin y=a and b。 End process。 wait on a,b。 如果 PROCESS語(yǔ)句已含有敏感信號(hào)量說(shuō)明，則進(jìn)程中不能再使用 WAIT ON語(yǔ)句。 ?表達(dá)式為布爾表達(dá)式，當(dāng)進(jìn)程執(zhí)行到該語(yǔ)句時(shí)將被掛起，直到表達(dá)式的值為“真”，進(jìn)程才被再次啟動(dòng)。如果評(píng)估的結(jié)果使表達(dá)式返回一個(gè)“真”值，則進(jìn)程脫離掛起狀態(tài)，繼續(xù)執(zhí)行下一個(gè)語(yǔ)句。 3. WAIT FOR WAIT FOR 時(shí)間表達(dá)式 。 例如： WAIT FOR 20 ns。 4. 多條件 WAIT 語(yǔ)句 WAIT ON nmi, interrupt UNTIL ((nmi=TRUE) OR (interrupt=TRUE)) FOR 5181。 nmi和 interrupt任何一個(gè)有一次新的變化； nmi和 interrupt任何一個(gè)取值為真； 5181。 在多條件等待時(shí)，表達(dá)式的值至少應(yīng)包含一個(gè)信號(hào)量的值；只有信號(hào)量的變化才能引起等待語(yǔ)句表達(dá)式的一次新的評(píng)價(jià)和計(jì)算。 SIGNAL sendb:STD_LOGIC。 senda=?1? after 10 ns。 senda=?0? after 10 ns。 B: PRCOESS BEGIN WAIT UNTIL senda=?0?。 WAIT UNTIL senda=?1?。 END PROCESS B。 A: PRCOESS BEGIN WAIT UNTIL (sendb=?1?) FOR 1 us。 senda=?1? after 10 ns。 ASSERT (sendb=?0?) REPORT”sendb timed out at ?0?” SEVERITY ERROR。 END PROCESS A。 NULL。PROCESS語(yǔ)句是 VHDL語(yǔ)言中描述硬件系統(tǒng)并發(fā)行為的最基本的語(yǔ)句 。 塊名： BLOCK [衛(wèi)式布爾表達(dá)式 ] [IS] [類屬參數(shù)說(shuō)明 ] [類屬參數(shù)映射 ] [端口說(shuō)明 ] [端口映射 ] [說(shuō)明語(yǔ)句 ] BEGIN 并發(fā)描述語(yǔ)句； END BLOCK [塊名 ]。 （ 2） BLOCK語(yǔ)句是一個(gè)獨(dú)立的子結(jié)構(gòu)，可以包含PORT和 GENERIC語(yǔ)句。 （ 3）說(shuō)明語(yǔ)句可以是子程序聲明或定義、類型定義、常數(shù)定義、信號(hào)定義、 COMPONENT元件聲明等 （ 4） BLOCK內(nèi)部語(yǔ)句是并發(fā)描述語(yǔ)句 （ 5）衛(wèi)式布爾表達(dá)式說(shuō)明了 BLOCK語(yǔ)句的執(zhí)行條件，只有條件為“真”時(shí)， BLOCK語(yǔ)句才執(zhí)行。 條件信號(hào)賦值 (Conditional Signal Assignment)語(yǔ)句 條件信號(hào)賦值語(yǔ)句也是并發(fā)描述語(yǔ)句 ,它可以根據(jù)不同條件將不同的多個(gè)表達(dá)式之一的值代入信號(hào)量 。 ARCHITECTURE rtl OF mux4 IS SIGNAL sel: STD_LOGIC_VECTOR( l DOWNTO 0)。 a。X39。 注意幾點(diǎn)： 條件信號(hào)賦值語(yǔ)句與 IF語(yǔ)句的不同之處在于 ,后者只能在進(jìn)程內(nèi)部使用 (因 為它們是順序語(yǔ)句 )。 與 IF語(yǔ)句不同的是 ,條件信號(hào)賦值語(yǔ)句不能進(jìn)行 嵌套。 USE IEEE. STD_LOGIC_1164. ALL。 q： OUT STD_LOGIC)。 ARCHITECTURE behav OF mux IS SIGNAL sel: INTEGER。 WHEN OTHERS。 AND b=?039。 AND b=?039。 AND b=?139。 AND b=?139。 END ARCHITECTURE behav。 USE IEEE. STD_LOGIC_1164. ALL。 q： OUT STD_LOGIC)。 ARCHITECTURE behav OF mux IS SIGNAL sel: STD_LOGIC_VECTOR(1 DOWNTO 0)。 b。 WHEN OTHERS。 PROCESS（ sel) IS BEGIN CASE sel IS WHEN “00” = q=i0。, WHEN “01” = q=i2。 WHEN OTHERS=q=?X?。 END PROCESS。該語(yǔ)句指定了本構(gòu)造體中所調(diào)用的是哪一個(gè)現(xiàn)成的邏輯描述模塊。 元件標(biāo)號(hào)名加在元件名的前面，在該構(gòu)造體的說(shuō)明中該標(biāo)號(hào)名一定是唯一的。 COMPONENT 語(yǔ)句及 PORT MAP 語(yǔ)句 GENERATE語(yǔ)句 GENERATE語(yǔ)句用來(lái)產(chǎn)生多個(gè)相同的結(jié)構(gòu)， 有 FOR—GENERATE和 IF—GENERATE兩種形式： 標(biāo)號(hào)： FOR 變量 IN 不連續(xù)區(qū)間 GENERATE 并發(fā)處理語(yǔ)句 。 END GENERATE [標(biāo)號(hào)名 ]； GENERATE語(yǔ)句 ?FOR—GENERATE和 FOR—LOOP語(yǔ)句不同，前者的結(jié)構(gòu)中采用并發(fā)處理語(yǔ)句，后者是順序處理語(yǔ)句。 ?IF—GENERATE語(yǔ)句在條件為“真”時(shí)才執(zhí)行結(jié)構(gòu)內(nèi)部的語(yǔ)句，語(yǔ)句同樣是并發(fā)處理的，該結(jié)構(gòu)中沒有 ELSE項(xiàng)。 d q clk d q clk d q clk d q clk clk a Z(0) DFF X(0) DFF X(1) DFF X(2) DFF X(3) Z(1) Z(2) Z(3) Z(4) b 4位移位寄存器原理框圖 LIBRARY IEEE。 ENTITY shift IS PORT (a,clk: IN STD_LOGIC。 END ENTITY shift。 q: OUT STD_LOGIC)。 SIGNAL z:STD_LOGIC_VECTOR(0 to 4)。 g1:FOR i in 0 TO 3 GENERATE dffx: dff PORT MAP (z(i),clk,z(i+1))。 b=z(4)。 dff1: dff PORT MAP (z(0),clk,z(1))。 dff3: dff PORT MAP (z(2),clk,z(3))。 從上例可以發(fā)現(xiàn)，在移位寄存器的輸入端和輸出端的信號(hào)連接無(wú)法用 FOR—GENERATE語(yǔ)句來(lái)實(shí)現(xiàn)，只能用兩條信號(hào)代入語(yǔ)句來(lái)完成。為了解決不規(guī)則電路的統(tǒng)一描述方法，就可以采用 IF—GENERATE語(yǔ)句 。 USE 。 PORT (a,clk: IN STD_LOGIC。 END ENTITY shift。 q: OUT STD_LOGIC)。 SIGNAL z:STD_LOGIC_VECTOR(1 to (len1))。 END GENERATE。 END GENERATE。 END GENERATE。 END ARCHITECTURE if_shift。 VHDL語(yǔ)言中順并描述語(yǔ)句主要有： ?信號(hào)賦值語(yǔ)句； ?過程調(diào)用語(yǔ)句； ?斷言語(yǔ)句 ?報(bào)告語(yǔ)句 順并描述語(yǔ)句 信號(hào)賦值語(yǔ)句 目的信號(hào) =表達(dá)式； ?信號(hào)賦值語(yǔ)句可以在進(jìn)程中內(nèi)部使用，此時(shí)它作為順序語(yǔ)句形式出現(xiàn)；信號(hào)賦值語(yǔ)句也可以在構(gòu)造體的進(jìn)程之外使用，此時(shí)它作為并發(fā)語(yǔ)句出現(xiàn)。 END ARCHITECUTRE beh。 END PROCESS。 信號(hào)賦值語(yǔ)句 過程調(diào)用語(yǔ)句（ Procedure Call) PROCEDURE 過程名（參數(shù) 1；參數(shù) 2； … ） IS [定義語(yǔ)句 ]； (變量等定義） BEGIN [順序處理語(yǔ)句 ]； （過程的語(yǔ)句） END [PROCEDURE] 過程名；