【正文】 結(jié)構(gòu)體 信號(hào)傳輸符號(hào) 圖 1 mux21a實(shí)體 圖 2 mux21a結(jié)構(gòu)體 VHDL基本語(yǔ)法小結(jié) 1 ? 庫(kù)和程序包： IEEE庫(kù)、 STD_LOGIC_1164程序包 ? 實(shí)體 : ENTITY name … END ENTITY name。 ? 文件存盤(pán)取名 : 方法一： 組合電路描述 【 例 】 ENTITY mux21a IS PORT ( a, b : IN BIT。 y : OUT BIT )。 ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 39。 ELSE b 。 相同功能模塊不同描述方法 方法二： 組合電路 描述 【 例 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT。 END ENTITY mux21a。 BEGIN d = a AND (NOT S) 。 y = d OR e 。 【 例 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT。 END ENTITY mux21a。039。 ELSE y = b 。 END PROCESS。 方法三 : 組合電路 描述 VHDL程序的基本結(jié)構(gòu) 從前面的設(shè)計(jì)實(shí)例可以看出，一個(gè)相對(duì)完整的 VHDL程序 (或稱(chēng)為設(shè)計(jì)實(shí)體 )具有如圖 。 其中，庫(kù)、程序包使用說(shuō)明用于打開(kāi) (調(diào)用 )本設(shè)計(jì)實(shí)體將要用到的庫(kù)、程序包；實(shí)體說(shuō)明用于描述該設(shè)計(jì)實(shí)體與外界的接口信號(hào)說(shuō)明，是可視部分；結(jié)構(gòu)體說(shuō)明用于描述該設(shè)計(jì)實(shí)體內(nèi)部工作的邏輯關(guān)系，是不可視部分。根據(jù)需要，實(shí)體還可以有配置說(shuō)明語(yǔ)句。 如何才算一個(gè)完整的 VHDL程序 (設(shè)計(jì)實(shí)體 )，并沒(méi)有完全一致的結(jié)論，因?yàn)椴煌某绦蛟O(shè)計(jì)目的可以有不同的程序結(jié)構(gòu)。這里所謂的元件，既可以被高層次的系統(tǒng)所調(diào)用，成為該系統(tǒng)的一部分，也可以作為一個(gè)電路功能塊而獨(dú)立存在和獨(dú)立運(yùn)行。 它規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳 ， 是設(shè)計(jì)實(shí)體經(jīng)封裝后對(duì)外的一個(gè)通信界面 。中間在方括號(hào)內(nèi)的語(yǔ)句描述，在特定的情況下并非是必須的。 【 例 門(mén)電路的設(shè)計(jì) 】 LIBRARY IEEE； USE ； ENTITY GATE IS PORT (A， B： IN STD_LOGIC； YAND,YOR,YNAND,YNOR,YNOT,YXOR： OUT STD_LOGIC)； END GATE； ARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； 與門(mén)輸出 YOR=A OR B； 或門(mén)輸出 YNAND=A NAND B； 與非門(mén)輸出 YNOR=A NOR B； 或非門(mén)輸出 YNOT=A NOT B； 反相器輸出 YXOR=A XOR B； 異或門(mén)輸出 END ART； 2． 類(lèi)屬 (GENERIC)說(shuō)明語(yǔ)句 類(lèi)屬 (GENERIC)參量是一種 端口界面常數(shù) ，常以一種說(shuō)明的形式放在實(shí)體或塊結(jié)構(gòu)體前的說(shuō)明部分。因此，設(shè)計(jì)者可以從外面通過(guò)類(lèi)屬參量的重新設(shè)定而容易地改變一個(gè)設(shè)計(jì)實(shí)體或一個(gè)元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。類(lèi)屬表說(shuō)明用于確定設(shè)計(jì)實(shí)體和其外部環(huán)境通信的參數(shù)，傳遞靜態(tài)的信息。因此，常如以上的實(shí)體定義語(yǔ)句那樣，將類(lèi)屬說(shuō)明放在其中，且放在端口說(shuō)明語(yǔ)句的前面。比較常見(jiàn)的情況是選用類(lèi)屬來(lái)動(dòng)態(tài)規(guī)定一個(gè)實(shí)體端口的大小，或設(shè)計(jì)實(shí)體的物理特性，或結(jié)構(gòu)體中的總線寬度，或設(shè)計(jì)實(shí)體中、底層中同種元件的例化數(shù)量等。例如，當(dāng)用實(shí)體例化一個(gè)設(shè)計(jì)實(shí)體的器件時(shí)，可以用類(lèi)屬表中的參數(shù)項(xiàng)定制這個(gè)器件，如可以將一個(gè)實(shí)體的傳輸延時(shí)、上升和下降延時(shí)等參數(shù)加到類(lèi)屬參數(shù)表中，然后根據(jù)這些參數(shù)進(jìn)行定制，這對(duì)于系統(tǒng)仿真控制是十分方便的。但需注意，綜合器僅支持?jǐn)?shù)據(jù)類(lèi)型為整數(shù)的類(lèi)屬值。 【 例 】 2輸入與門(mén)的實(shí)體描述 。 3． PORT端口說(shuō)明 由 PORT引導(dǎo)的端口說(shuō)明語(yǔ)句是對(duì)于一個(gè)設(shè)計(jì)實(shí)體界面的說(shuō)明 。由于 VHDL是一種強(qiáng)類(lèi)型語(yǔ)言，它對(duì)語(yǔ)句中的所有操作數(shù)的數(shù)據(jù)類(lèi)型都有嚴(yán)格的規(guī)定。實(shí)體與外界交流的信息必須通過(guò)端口通道流入或流出。在實(shí)際的數(shù)字集成電路中， IN相當(dāng)于只可輸入的引腳， OUT相當(dāng)于只可輸出的引腳，BUFFER相當(dāng)于帶輸出緩沖器并可以回讀的引腳 (與 TRI引腳不同 )，而 INOUT相當(dāng)于雙向引腳 (即 BIDIR引腳 )。 在實(shí)用中，端口描述中的數(shù)據(jù)類(lèi)型主要有兩類(lèi)： 位 (BIT)和位矢量 (BIT_VECTOR)。 表 端口模式說(shuō)明 端口模式 端口模式說(shuō)明 ( 以設(shè)計(jì)實(shí)體為主體 ) IN 輸入，只讀模式，將變量或信號(hào)信息通過(guò)該端口讀入 OUT 輸出，單向賦值模式，將信號(hào)通過(guò)該端口輸出 BU F F E R 具有讀功能的輸出模式，可以讀或?qū)懀荒苡幸粋€(gè)驅(qū)動(dòng)源 IN O U T 雙向，可以通過(guò)該端口讀入或?qū)懗鲂畔? 圖 端口模式符號(hào)圖 IN O U T B U F F ER I N O U T 【 例－ RS觸發(fā)器 】 LIBRARY IEEE； USE ； ENTITY RSCFQ IS PORT(R， S， CLK： IN STD_LOGIC； Q， QB： BUFFER STD_LOGIC)； END RSCFQ； ARCHITECTURE ART OF RSCFQ IS SIGNAL Q_S， QB_S： STD_LOGIC； BEGIN PROCESS(CLK， R， S) BEGIN IF (CLK39。 結(jié)構(gòu)體內(nèi)部構(gòu)造的描述層次和描述內(nèi)容一般可以用圖 。 ● 描述實(shí)體邏輯行為的，以各種不同的描述風(fēng)格表達(dá)的功能描述語(yǔ)句。每個(gè)實(shí)體可以有多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體對(duì)應(yīng)著實(shí)體不同結(jié)構(gòu)和算法實(shí)現(xiàn)方案，其間的各個(gè)結(jié)構(gòu)體的地位是同等的，它們完整地實(shí)現(xiàn)了實(shí)體的行為，但同一結(jié)構(gòu)體不能為不同的實(shí)體所擁有。 對(duì)于具有多個(gè)結(jié)構(gòu)體的實(shí)體，必須用 CONFIGURATION配置語(yǔ)句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體，即在綜合后的可映射于硬件電路的設(shè)計(jì)實(shí)體中，一個(gè)實(shí)體只對(duì)應(yīng)一個(gè)結(jié)構(gòu)體。當(dāng)把這個(gè)符號(hào)例化成一個(gè)實(shí)際的器件安裝到電路上時(shí)，則需配置語(yǔ)句為這個(gè)例化的器件指定一個(gè)結(jié)構(gòu)體 (即指定一種實(shí)現(xiàn)方案 )，或由編譯器自動(dòng)選一個(gè)結(jié)構(gòu)體。 2．結(jié)構(gòu)體說(shuō)明語(yǔ)句 結(jié)構(gòu)體中的說(shuō)明語(yǔ)句是對(duì)結(jié)構(gòu)體的功能描述語(yǔ)句中將要用到的信號(hào) (SIGNAL)、數(shù)據(jù)類(lèi)型 (TYPE)、常數(shù) (CONSTANT)、元件 (COMPONENT)、函數(shù) (FUNCTION)和過(guò)程 (PROCEDURE)等加以說(shuō)明的語(yǔ)句。 3．功能描述語(yǔ)句結(jié)構(gòu) 如圖 ，以并行方式工作的語(yǔ)句結(jié)構(gòu)。各語(yǔ)句結(jié)構(gòu)的基本組成和功能分別是： (1) 塊語(yǔ)句是由一系列并行執(zhí)行語(yǔ)句構(gòu)成的組合體，它的功能是將結(jié)構(gòu)體中的并行語(yǔ)句組成一個(gè)或多個(gè)模塊。 (3) 信號(hào)賦值語(yǔ)句將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界面端口進(jìn)行賦值。 (5) 元件例化語(yǔ)句對(duì)其他的設(shè)計(jì)實(shí)體作元件調(diào)用說(shuō)明，并將此元件的端口與其他的元件、信號(hào)或高層次實(shí)體的界面端口進(jìn)行連接。EVENT AND CLK=?1?)THEN IF(J=?0? AND K=?1?) THEN Q_S=?0?； QB_S=?1?； ELSIF (J=?1? AND K=?0?) THEN Q_S=?1?； QB_S=?0?； ELSIF (J=?1? AND K=?1?) THEN Q_S=NOT Q_S； QB_S=NOT QB_S； END IF； END IF ； Q=Q_S； QB=QB_S； END PROCESS； END ART； 練習(xí) B、用 VHDL設(shè)計(jì)一個(gè) D觸發(fā)器 ddf1 引進(jìn)內(nèi)部節(jié)點(diǎn)信號(hào) 進(jìn)程和敏感信號(hào) 檢測(cè) CLK上升沿 將數(shù)據(jù)輸出端口 順序 語(yǔ)句 VHDL語(yǔ)言要素 VHDL文字規(guī)則 VHDL文字 (Literal)主要包括數(shù)值和標(biāo)識(shí)符。 1．?dāng)?shù)字型文字 數(shù)字型文字的值有多種表達(dá)方式，現(xiàn)列舉如下： (1) 整數(shù)文字：整數(shù)文字都是十進(jìn)制的數(shù)，如： 5， 678， 0， 156E2(=15600)， 45_234_287(=45234287) 數(shù)字間的 下劃線僅僅是為了提高文字的可讀性 ，相當(dāng)于一個(gè)空的間隔符，而沒(méi)有其他的意義，因而不影響文字本身的數(shù)值。 第一部分，用十進(jìn)制數(shù)標(biāo)明數(shù)制進(jìn)位的基數(shù)；第二部分，數(shù)制隔離符號(hào)“ ”；第三部分，表達(dá)的文字；第四部分，指數(shù)隔離符號(hào)“ ”；第五部分，用十進(jìn)制表示的指數(shù)部分，這一部分的數(shù)如果是 0可以省去不寫(xiě)。如： 60s(60秒 )， 100m(100米 )， kΩ(千歐姆 )， 177A(177安培 ) 2. 字符串型文字 字符是用單引號(hào)引起來(lái)的 ASCII字符，可以是數(shù)值，也可以是符號(hào)或字母，如：‘ R?，‘ A?，‘ *’，‘ Z?。 VHDL中有兩種類(lèi)型的字符串：文字字符串和數(shù)位字符串。數(shù)位字符串的表示首先要有計(jì)算基數(shù)，然后將該基數(shù)表示的值放在雙引號(hào)中，基數(shù)符以“ B”、“ O”和“ X”表示，并放在字符串的前面。 ● O：八進(jìn)制基數(shù)符號(hào)，在字符串中的第一個(gè)數(shù)代表一個(gè)八進(jìn)制數(shù)，即代表一個(gè) 3位 (BIT)的二進(jìn)制數(shù)。 例如： B“1_1101_1110” 二進(jìn)制數(shù)數(shù)組，位矢數(shù)組長(zhǎng)度是 9 X“AD0” 十六進(jìn)制數(shù)數(shù)組，位矢數(shù)組長(zhǎng)度是 12 3．標(biāo)識(shí)符 標(biāo)識(shí)符用來(lái)定義常數(shù)、變量、信號(hào)、端口、子程序或參數(shù)的名字。 VHDL ?93標(biāo)準(zhǔn)還支持?jǐn)U展標(biāo)識(shí)符，但是目前仍有許多 VHDL工具不支持?jǐn)U展標(biāo)識(shí)符。 VHDL的保留字不能用于作為標(biāo)識(shí)符使用。 4．下標(biāo)名及下標(biāo)段名 下標(biāo)名用于指示數(shù)組型變量或信號(hào)的某一元素，而下標(biāo)段名則用于指示數(shù)組型變量或信號(hào)的某一段元素，其語(yǔ)句格式如下： 數(shù)組類(lèi)型信號(hào)名或變量名 (表達(dá)式 1 [TO/DOWNTO 表達(dá)式2])； 表達(dá)式的數(shù)值必須在數(shù)組元素下標(biāo)號(hào)范圍以?xún)?nèi)，并且必須是可計(jì)算的。 如果表達(dá)式是一個(gè)可計(jì)算的值，則此操作數(shù)可很容易地進(jìn)行綜合。 如下是下標(biāo)名及下標(biāo)段名使用示例： SIGNAL A， B， C： BIT_VECTOR(0 TO 7)； SIGNAL M： INTEGER RANGE 0 TO 3； SIGNAL Y， Z ： BIT； Y=A(M)； M是不可計(jì)算型下標(biāo)表示 Z=B(3)； 3是可計(jì)算型下標(biāo)表示 C (0 TO 3)=A (4 TO 7)； 以段的方式進(jìn)行賦值 C (4 TO 7)=A (0 TO 3)； 以段的方式進(jìn)行賦值 VHDL數(shù)據(jù)對(duì)象 在 VHDL中，數(shù)據(jù)對(duì)象 (Data Objects)類(lèi)似于一種容器，它接受不同數(shù)據(jù)類(lèi)型的賦值。前兩種可以從傳統(tǒng)的計(jì)算機(jī)高級(jí)語(yǔ)言中找到對(duì)應(yīng)的數(shù)據(jù)類(lèi)型，其語(yǔ)言行為與高級(jí)語(yǔ)言中的變量和常量十分相似。 1．常量 (CONSTANT) 常量的定義和設(shè)置主要是為了使設(shè)計(jì)實(shí)體中的常數(shù)更容易閱讀和修改。在程序中，常量是一個(gè)恒定不變的值，一旦作了數(shù)據(jù)類(lèi)型的賦值定義后，在程序中不能再改變，因而具有全局意義。常量的數(shù)據(jù)類(lèi)型可以是標(biāo)量類(lèi)型或復(fù)合類(lèi)型，但不能是文件類(lèi)型 (File)或存取類(lèi)型 (Access)。在程序包中定義的常量可以暫不設(shè)具體數(shù)值，它可以在程序包體中設(shè)定。在程序包中定義的常量具有最大全局化特征，可以用在調(diào)用此程序包的所有設(shè)計(jì)實(shí)體中；定義在設(shè)計(jì)實(shí)體中的常量，其有效范圍為這個(gè)實(shí)體定義的所有的結(jié)構(gòu)體；定義在設(shè)計(jì)實(shí)體的某一結(jié)構(gòu)體中的常量，則只能用于此結(jié)構(gòu)體；定義在結(jié)構(gòu)體的某一單元的常量，如一個(gè)進(jìn)程中，則這個(gè)常量只能用在這一進(jìn)程中。變量不能將信息帶出對(duì)它作出定義的當(dāng)前設(shè)計(jì)單元。 VHDL語(yǔ)言規(guī)則不支持變量附加延時(shí)語(yǔ)句。 定義變量的語(yǔ)法格式如下： VARIABLE 變量名：數(shù)據(jù)類(lèi)型： =初始值； 例