【正文】 )Then 下降沿： If(clk’event and clk=‘0’)Then If(falling_edge(clk))Then Wait Until clk=‘0’ If(clk’last_value=‘1’and clk’event and clk=‘0’)Then 復(fù)位信號(hào) 觸發(fā)器的初始狀態(tài)是由復(fù)位信號(hào)來(lái)設(shè)置。 1）、 同步復(fù)位 2）、 非同步復(fù)位 當(dāng)復(fù)位信號(hào)有效，且在給定的時(shí)鐘邊沿到來(lái)時(shí)，觸發(fā)器才被觸發(fā)。 在用 VHDL語(yǔ)言描述時(shí)，同步復(fù)位一定在以時(shí)鐘為敏感信號(hào)的進(jìn)程中定義，且用 If語(yǔ)句來(lái)描述必要的復(fù)位條件。 Else Signal_out= Signal_in。 END PROCESS。 Else Signal_out= Signal_in。 在用 VHDL語(yǔ)言描述異步復(fù)位時(shí)，首先在進(jìn)程的敏感信號(hào)中除時(shí)鐘信號(hào)外，還應(yīng)加上復(fù)位信號(hào)；然后用If語(yǔ)句來(lái)描述必要的復(fù)位條件；最后在 Eleif段描述時(shí)鐘信號(hào)邊沿條件，并加上 event屬性。 Elsif(clock_event and clock_edge_condition)Then Else Signal_out= Signal_in。 二： D觸發(fā)器 LIBRARY IEEE。 ENTITY dff IS PORT (data,clk: IN STD_LOGIC。 END dff。EVENT AND clk=‘139。 END IF。 END Behavior。 USE 。 Q: OUT STD_LOGIC)。 ARCHITECTURE Behavior OF dff IS BEGIN PROCESS BEGIN Wait Until clk39。 Q=data。 END Behavior。 USE 。 clk: IN STD_LOGIC。 Q: OUT STD_LOGIC)。 ARCHITECTURE dff OF dff_reset IS BEGIN PROCESS(clk,reset) BEGIN IF reset=‘0’THEN Q=‘0’。 END IF。 END PROCESS。 帶異步置位復(fù)位上升沿的 D觸發(fā)器 LIBRARY IEEE。 ENTITY dff_asyn IS PORT (data: IN STD_LOGIC。 reset: IN STD_LOGIC。 Q: OUT STD_LOGIC)。 D CP Q Q clk data reset set ARCHITECTURE dff OF dff_asyn IS BEGIN PROCESS(clk,set,reset) BEGIN IF set=‘0’THEN Q=‘1’。 Elsif clk’event and clk=‘1’ THEN Q=data。 END PROCESS。 帶異步復(fù)位和輸入使能上升沿的 D觸發(fā)器 D CP Q Q clk data reset en LIBRARY IEEE。 ENTITY dff_ck_en IS PORT (data: IN STD_LOGIC。 reset: IN STD_LOGIC。 Q: OUT STD_LOGIC)。 ARCHITECTURE dff OF dff_ck_en IS BEGIN PROCESS(clk,reset) BEGIN IF reset=‘0’THEN Q=‘0’。 END IF。 END PROCESS。 三：寄存器 在數(shù)字系統(tǒng)中能夠用來(lái)存儲(chǔ)一組二進(jìn)制碼的同步時(shí)序邏輯電路，一般由多位觸發(fā)器連接而成。 LIBRARY IEEE。 ENTITY reg4b IS PORT(load:IN STD_LOGIC din:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END reg4b。 END IF。 END behav。即寄存器里面存儲(chǔ)的代碼能夠在時(shí)鐘的作用下依次進(jìn)行左移或者右移。 LIBRARY IEEE。 USE 。 q:OUT STD_LOGIC_VICTOR(7 downto 0))。 ARCHITECTURE sh1 OF shift is Signal q_temp:STD_LOGIC_VECTOR(7 downto 0) BEGIN PROCESS(clk,rst) BEGIN IF rst=‘1’ THEN q_temp= (others=‘0’))。data。 END PROCESS。 END sh1。 USE 。 ENTITY shift IS PORT (clk, a:IN STD_LOGIC。 END shift。 q:OUT STD_LOGIC)。 G1:FOR i IN 3 downto 0 GENERATE Dffx:dff PORT MAP (z(i),clk,z(i+1))。 b=z(0)。 通用寄存器 通用寄存器可以直接設(shè)置初始值，完成雙向移位寄存器功能，加法計(jì)數(shù)器功能、減法計(jì)數(shù)器功能。由 3位二進(jìn)制數(shù)輸入控制工作模式。 LIBRARY IEEE。 USE 。 PORT (clk,shl,shr:IN STD_LOGIC。 END unic。 WHEN “001”=temp=datain。 WHEN “011”=temp=temp 1。shl。temp((n 1 downto 0))。 END CASE。 PROCESS(temp) BEGIN term=‘1’。 temp=‘0’ EXIT。 END LOOP。 dataout=temp。 移位寄存器 移位寄存器除了具有存儲(chǔ)代碼的功能以外，還具有移位功能。因此，移位寄存器不但可以用來(lái)寄存代碼，還可用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串 /并轉(zhuǎn)換、數(shù)值的運(yùn)算以及數(shù)據(jù)處理等。QOUT(7 DOWNTO 1)；WHEN 10=QOUT=QOUT(6 DOWNTO 0)amp。 LIBRARY IEEE； USE ； USE ； ENTITY CNTM60 IS PORT(CI： IN STD_LOGIC； NRESET： IN STD_LOGIC； LOAD： IN STD_LOGIC； D： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； CLK： IN STD_LOGIC； CO： OUT STD_LOGIC； QH： BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)； QL： BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))； END CNTM60； 同步計(jì)數(shù)器 模為 60，帶異步復(fù)位、同步置數(shù)功能的 8421BCD碼計(jì)數(shù)器。039。EVENT AND CLK=‘ 1’)THEN IF(LOAD=‘ 1’)THEN QH=D(7 DOWNTO 4)； QL=D(3 DOWNTO 0)； ELSIF(CI=‘ 1’)THEN IF(QL=9)THEN QL=0000； IF(QH=5)THEN QH=0000； ELSE QH=QH+1； END IF； ELSE QL=QL+1； END IF； END IF； END IF； END PROCESS； END ART； 異步計(jì)數(shù)器 用 VHDL語(yǔ)言描述 異步計(jì)數(shù)器 ， 與同步計(jì)數(shù)器不同之處主要表現(xiàn)在對(duì)各級(jí)時(shí)鐘的描述上 。 LIBRARY IEEE； USE ； ENTITY DIFFR IS PORT(CLK， CLR， D： IN STD_LOGIC； Q， QB； OUT STD_LOGIC)； END DIFFR； ARCHITECTURE ART1 OF DIFFR IS SIGNA Q_IN： STD_LOGIC； BEGIN Q=Q_IN； QB=NOT Q_IN； PROCESS(CLK， CLR) IS BEGIN IF(CLR=‘ 1’)THEN Q_IN=‘ 0’ ； ELSIF (CLK39。) THEN Q_IN=D； END IF； END PROCESS； END ART1； LIBRARY IEEE； USE ； ENTITY RPLCOUNT IS PORT(CLK， CLR： IN STD_LOGIC； COUNT： OUT STD_LOGIC_VECTOR(3 DOWNTO 0))； END RPLCOUNT； ARCHITECTURE ART2 OF RPLCOUNT IS SIGNA COUNT_IN： STD_LOGIC_VECTOR(4 DOWNTO 0)； COMPONENT DIFFR IS PORT(CLK， CLR， D： IN STD_LOGIC； Q， QB： OUT STD_LOGIC)； END COMPONENT DIFFR； BEGIN COUNT_IN(0)=CLK； GEN1： FOR I IN 0 TO 3 GENERATE U： DIFFR PORT MAP(CLK=COUNT_IN(I)， CLR=CLR， D=COUNT_IN(I+1)， Q=COUNT_IN(I)， QB=COUNT_IN(I+1))； END GENERATE GEN1； END ART2； 存儲(chǔ)器設(shè)計(jì) 半導(dǎo)體存儲(chǔ)器從功能上可以分為只讀存儲(chǔ)器和隨機(jī)存儲(chǔ)器兩大類(lèi)。 1． ROM 只讀存儲(chǔ)器在正常工作時(shí)從中讀取數(shù)據(jù)，不能快速地