eda技術(shù)課程設(shè)計(jì)-基于eda的出租車自動計(jì)費(fèi)系統(tǒng)-在線瀏覽
2024-11-05 20:52本頁面
【正文】 專業(yè)負(fù)責(zé)人 2020 年 2 月 27 日 2 一、總體設(shè)計(jì)思想 原理 隨著 EDA 技術(shù) 的高速發(fā)展 ， 電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具發(fā)生了深刻的變化 ，大規(guī)?？删幊踢壿嬈骷?CPLD、 FPGA 的出現(xiàn) ， 給設(shè)計(jì)人員帶來了諸多方便。本 設(shè)計(jì)通過 VHDL 語言控制 ， 附加一定外圍電路組成出租車計(jì)費(fèi)器系統(tǒng)。突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)。而整個(gè)設(shè)計(jì)的核心部分就在分頻 /計(jì)量模塊 ， 該模塊完成的功能主要包括計(jì)費(fèi)脈沖的產(chǎn)生 ， 等待計(jì)時(shí)、計(jì)價(jià) 、 計(jì)程功能。 根據(jù)設(shè)計(jì)要求 ， 系統(tǒng)的輸入信號有 ， 系統(tǒng)時(shí)鐘信號 CLK， 計(jì)費(fèi) 開始信號 START，中途等待停止信號 STOP,一公里脈沖信號 FIN。通過系統(tǒng)對車速的檢測 進(jìn)入相應(yīng)的計(jì)費(fèi)系統(tǒng)。其設(shè)計(jì)框圖如圖 所示 圖 二、 設(shè)計(jì)步驟和調(diào)試過程 總體設(shè)計(jì)電路 計(jì)程模塊是 2 個(gè) 100 進(jìn)制計(jì)數(shù)器 ， 輸入的每 10 米一次脈沖經(jīng)一次 100 進(jìn)制計(jì)數(shù)獲得每 km 一次的脈沖 ， 由 100 進(jìn)制計(jì)數(shù)輸出為 2 個(gè) 4 位 2 進(jìn)制 BCD 碼。計(jì)時(shí)部分 ： 計(jì)算乘客的等待累計(jì)時(shí)間。計(jì)程部分 :計(jì)算乘客所行駛的公里數(shù)。 最后算出所得 費(fèi)用 =起步價(jià) +（行駛距離 3公里） *1 元 + 等待分鐘數(shù) * 元 。接 顯示模塊 ， 得到計(jì)程 099km。 （ 3）計(jì)費(fèi)模塊 5 當(dāng)外部里程脈沖累計(jì) K1amp。 VHDL 源代碼如下： LIBRARY IEEE。 USE 。 ENTITY TAXI IS PORT(CLK:IN STD_LOGIC。計(jì)費(fèi)開始信號 STOP:IN STD_LOGIC。 1 公里脈沖信號 CHA3,CHA2,CHA1,CHA0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。行駛公里數(shù) MIN1,MIN0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE BEHAVE OF TAXI IS SIGNAL Q_1:INTEGER RANGE 0 TO 99。 等待計(jì)數(shù)分鐘走動產(chǎn)生信號 SIGNAL C3,C2,C1,C0:STD_LOGIC_VECTOR(3 DOWNTO 0)。K0 低位 ,K1 高位 ,計(jì)數(shù)99 SIGNAL M1:STD_LOGIC_VECTOR(3 DOWNTO 0)。M0 代表 W 的低位 SIGNAL TEMP0,TEMP1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL EN0,EN1:STD_LOGIC。EVENT AND CLK=39。 THEN IF START=39。 THEN F_1=39。 Q_1=0。 F_1=39。 ELSE Q_1=Q_1+1。039。 END IF。 END PROCESS。EVENT AND FIN=39。 THEN IF START=39。 THEN 如果車沒啟動 K1=0000。 k0=0 ELSIF STOP=39。 THEN 如果車啟動了沒停止 IF K0=1001 THEN 如果 k0=9 K0=0000。 則清零 ELSE否則 K1=K1+1。 ELSE 如果 K0 沒加到 9 K0=K0+1。 8 END IF。 END PROCESS。EVENT AND F_1=39。 THEN
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