【正文】 功能。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。 當 IOB控制的引 腳被定義為輸出時， CLB陣列的輸出信號 OUT內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 10 10 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX送至輸出緩沖器，另一條是先存入輸出通路 D觸發(fā)器，再送至輸出緩沖器。 (3) 可編程互連資源 IR。 IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各 種電路的連接。目前這種高層次的設(shè)計方法已被廣泛采用。 CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖 22所示。 verilog HDL代碼，這是設(shè)計中最為普遍的輸入方式。 verilog HDL文件。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代設(shè)計準備 設(shè)計輸入 原理圖 硬件描述語言 波形圖 設(shè)計處理 優(yōu)化、綜合 適配、分割 布局、布線 設(shè)計完成 器件編程 功能仿真 時序仿真 器件測試 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 12 12 碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。 verilog HDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。 進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布 局布線。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 CPLD/FPGA中。動態(tài)顯示模塊是對計數(shù)器的計數(shù)進行譯碼，送到 LED 顯示。 use 。 控制按鍵 置數(shù)按鍵 基準時鐘 動態(tài)顯示譯碼 顯示 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 14 14 entity Clock is port( mode, set, clr, clk ,k:in std_logic。 end entity。 signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto 0)。 signal segDat: std_logic_vector(3 downto 0)。 signal set_reg, blink_clk: std_logic。 BCDOut : out std_logic_vector(7 downto 0) )。 BEGIN process(mode) begin if (clr=39。) then state=00。event and mode=39。) then state=state+1。 end if。 process(state, blink_clk) begin case state is when 00 = blink=000。039。 when 10 = blink=(1=blink_clk, others=39。)。039。 end case。 process(Mon, Year,d) begin case Mon is when 000001 = d=011111。 when 010100 = d=011101。 when 011100 = d=011101。 when 100100 = d=011101。 when 101100 = d=011101。 when 110100 = d=011101。 when 111100 = d=011101。 end case。 when 000100 = d=011110。 when 000110 = d=011110。 when 001000 = d=011111。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 17 17 when 001010 = d=011111。 when 001100 = d=011111。 end case。 process(clk) variable blink_t: std_logic_vector(13 downto 0)。139。039。039。 else if (clk39。139。039。 blink_clk=not blink_clk。 end if。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 18 18 end if。 process(clk, state) variable clk_t: std_logic_vector(16 downto 0)。139。 Min=000000。 Year=000000。 Day=000000。039。set_reg=39。 else if (clk39。139。039。 if (Sec=59) then Sec=(others=39。)。039。 if (Hour=23) then Hour=(others=39。)。 if (Mon=12) then Mon=000001。 else Year=Year+1。 else Mon=Mon+1。 else Day=Day+1。 else Hour=Hour+1。 else Min=Min+1。 else Sec=Sec+1。 else clk_t:=clk_t+1。 when 01 = 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 20 20 if(k=39。)then if (set=39。) then if set_reg=39。 then set_reg=39。 if (Year=63) then Year=000001。 end if。 else set_reg=39。 end if。139。039。139。039。 else Hour=Hour+1。 end if。039。 end if。139。139。039。139。 else Mon=Mon+1。 end if。039。 else if (set=39。) then if set_reg=39。 then set_reg=39。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 22 22 if (Min=59) then Min=(others=39。)。 end if。 else set_reg=39。 end if。 when 11 = if(k=39。)then if (set=39。) then if set_reg=39。 then set_reg=39。 if (Day=d) then Day=000001。 end if。 else set_reg=39。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 23 23 end if。139。039。139。039。 else Sec=Sec+1。 end if。039。 end if。 end if。 end process。 MBCD : BCD 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 24 24 port map(Min, BCDM)。 NBCD : BCD port map(Year, BCDN)。 RBCD : BCD port map(Day, BCDR)。 begin if (clr=39。) then t:=(others=39。)。039。 else if (clk39。139。 case t is when 000 = if(k=39。)then segDat=BCDN(7 downto 4) 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 25 25 or (blink(2) amp。blink(2)amp。 segctr=10000000。blink(2)amp。blink(2))。 end if。139。blink(2)amp。 blink(2))。 else segDat=BCDH(3 downto 0) or (blink(2)amp。 blink(2) amp。 segctr=01000000。 when 010 = segDat=1010。 when 011 = if(k=39。)then segDat=BCDY(7 downto 4) 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級自動化專業(yè) 26 26