【正文】 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 譯碼圖 形： end if。 end if。 end if。 END jishu_architecture。 設(shè)置發(fā)球權(quán)擁有顯示信號 S S2，控制模塊使每兩次交換發(fā)球權(quán)。 對甲、乙雙方的得分進(jìn)行檢測，只要有一方的得分達(dá)到 11，則一局結(jié)束。 USE 。 ENTITY yima IS PORT ( a : IN STD_LOGIC_VECTOR(3 downto 0)。 END yima。 when 0001 = y=0000000010。 when 0011 = y=0000001000。 when 0101 = y=0000100000。 when 0111 = y=0010000000。 when others = y=1000000000。 end process。 現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告 10 設(shè)置裁判復(fù)位信號 reset，在每局結(jié)束后將雙方得分清零。 USE 。 ENTITY jishu2 IS PORT ( clk : IN STD_LOGIC。 END jishu2。event and clk=39。) then if(q=11) then q=00。 end if。 end process。 clk q[1..0]jishu2inst4現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告 11 xuanze dchufaqi LIBRARY ieee。 use 。 q1: in std_logic。 q : out STD_LOGIC )。 ARCHITECTURE xuanze_architecture OF xuanze IS BEGIN process(a) begin if(a=39。) then q=q2。 end if。 END xuanze_architecture。 USE 。 ENTITY dchufaqi IS PORT ( d : IN STD_LOGIC。 q : buffer STD_LOGIC )。 ARCHITECTURE dchufaqi_architecture OF dchufaqi IS BEGIN dclkqdchufaqiinst6現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告 12 核心問題 由于實(shí)驗(yàn)箱上的頻率為 50MHz，譯碼器輸出變化太快，顯示在實(shí)驗(yàn)箱上的 8 個(gè) LED 閃亮變化太快，以致無法識別。 圖形： VHDL 語言： process(clk) begin if(clk39。039。 else q=q。 end process。 clk y[ 24..0]ya nshiinst7library ieee。 use 。 y: buffer std_logic_vector(24 downto 0) )。 architecture behave of yanshi is 現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告 13 在數(shù)碼管上動(dòng)態(tài)顯示甲乙雙方的得分。event and clk=39。) then if(y=1000000000000000000000000 or y=1111111111111111111111111) then y=0000000000000000000000000。 end if。 end process。 library ieee。 use 。 y: buffer std_logic_vector(1 downto 0) 現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告 14 dongtaixianshi2 的 VHDL 語言： )。 architecture behave of dongtaixianshi1 is begin process(clk) begin if(clk39。139。 else y=y+1。 end if。 end behave。 use 。 entity dongtaixianshi2 is port ( a: in std_logic_vector(1 downto 0)。 y: out std_logic_vector(6 downto 0)。 end dongtaixianshi2。pianxuan=0111。pianxuan=1011。pianxuan=1101。pianxuan=1110。 end process。 現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告 15 三、結(jié)果分析 注：本實(shí)驗(yàn)采取實(shí)際測試的方法。 程序下載方法采用 ByteBlaster。 （ 2） 上 述設(shè)計(jì)的乒乓球比賽游戲機(jī)用到了自下而上的層次化設(shè)計(jì)方法，用到了 VHDL語言設(shè)計(jì)輸入方法和原理圖設(shè)計(jì)輸入方法。 符號 分配引腳 名稱 備注 in1 pin_27 K201 選手甲，按下即為擊球 。 reset pin_33 S205 裁判，撥盤開關(guān)撥到左邊即為將雙方得分清零 。 reset1 pin_34 S206 裁判，撥盤開關(guān)先撥到左邊后撥到右邊即為分配發(fā)球權(quán) 。當(dāng) Y1[8]亮?xí)r，要求乙迅速擊球，當(dāng)Y1[1]亮，要求甲迅速擊球。 y1[7] pin_49 D207 y1[6] pin_48 D206 y1[5] pin_47 D205 y1[4] pin_42 D204 y1[3] pin_41 D203 y1[2] pin_40 D202 y1[1] pin_38 D201 y[6] pin_81 a 顯示計(jì)分 y[5] pin_82 b y[4] pin_83 c y[3] pin_84 d y[2] pin_85 e y[1] pin_86 f y[0] pin_87 g pianxuan[3] pin_91 S0 pianxuan[2] pin_92 S1 pianxuan[1] pin_99 S6 pianxuan[0] pin_100 S7 現(xiàn)代電子與系統(tǒng)設(shè)計(jì)總結(jié)報(bào)告