基于fpga的計(jì)數(shù)器的程序設(shè)設(shè)計(jì)-在線瀏覽
2024-11-01 10:21本頁面
【正文】 。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。Quartus II設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。編譯器包括的功能模塊有分析/綜合器（Analysis＆Synthesis）、適配器（Fitter）、裝配器(Assembler)、時(shí)序分析器(Timing Analyzer)、設(shè)計(jì)輔助模塊(Design Assistant)等。 若要單獨(dú)運(yùn)行各個(gè)模塊，可以通過選擇 Start（Processing 菜單），然后從 Start 子菜單中為模塊選擇相應(yīng)的指令。 在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，還可以打開其它相關(guān)窗口。在設(shè)計(jì)輸入之后，Quartus II的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編譯文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。因此，頻率計(jì)的功能分割成四個(gè)模塊：分頻計(jì)，計(jì)數(shù)器，輸出鎖存器和譯碼顯示電路。本設(shè)計(jì)采用數(shù)控分頻計(jì)，可以對(duì)信號(hào)實(shí)現(xiàn)不同分頻比，輸出信號(hào)作為計(jì)數(shù)器輸入。當(dāng)系統(tǒng)正常工作時(shí)，輸入信號(hào)標(biāo)提供頻率，經(jīng)過分頻器分頻，產(chǎn)生計(jì)數(shù)信號(hào)送入計(jì)數(shù)器模塊，計(jì)數(shù)模塊對(duì)輸入的脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)數(shù)結(jié)束后，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，計(jì)數(shù)結(jié)果能夠顯示在七段數(shù)碼顯示管上。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的信號(hào)協(xié)同工作，常用的方法是以穩(wěn)定度高的晶體振蕩器為主振源，通過變換得到所需要的各種頻率成分，分頻器是一種主要變換手段。正弦分頻器除在輸入信噪比低和頻率極高的場(chǎng)合已很少使用。對(duì)于一個(gè)8位計(jì)數(shù)器，如果輸入數(shù)DD，然后啟動(dòng)計(jì)數(shù)器工作，則經(jīng)過D倍的時(shí)鐘周期計(jì)數(shù)器溢出時(shí)，輸出full變?yōu)楦唠娖剑僖詅ull為敏感信號(hào)，對(duì)fout進(jìn)行取反操作，如此N=2D。對(duì)于數(shù)控分頻數(shù)器，裝載不同的計(jì)數(shù)初始值時(shí)，會(huì)有不同頻率的溢出信號(hào)，從而得到不同的輸出。 源程序及其仿真波形LIBRARY IEEE。USE 。DD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END。BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。EVENT AND CLK = 39。 THENIF CNT8 = 11111111 THENCNT8 := DD。139。 否則繼續(xù)作加1計(jì)數(shù)FULL = 39。 且輸出溢出標(biāo)志信號(hào)FULL為低電平END IF。END PROCESS P_REG 。BEGINIF FULL39。139。 如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反IF CNT2 = 39。 THEN FOUT = 39。 ELSE FOUT = 39。END IF。 END PROCESS P_DIV 。圖2 分頻器仿真波形 RTL電路圖圖3 分頻器RTL電路圖 計(jì)數(shù)器設(shè)計(jì) 計(jì)數(shù)器及其應(yīng)用計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。計(jì)數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。很顯然，3位數(shù)的計(jì)數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。計(jì)數(shù)器不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。 計(jì)數(shù)器源程序及其仿真 （1） 十進(jìn)制計(jì)數(shù)器加數(shù)的合法設(shè)計(jì)范圍為0到9，故當(dāng)輸入的加數(shù)大于9的時(shí)候要將其統(tǒng)一變換成0。如果rst為“1”，將對(duì)時(shí)鐘清零；如果為1，且有clk信號(hào)，則允許計(jì)數(shù)器就數(shù)，若計(jì)數(shù)器小于9，計(jì)數(shù)器加1，否則清零。library ieee。use 。 cout: out std_logic。end t10。beginif rst=39。 then cqi :=(others =39。)。event and clk=39。 thenif ena =39。 thenif cqi 9 then cqi:=cqi+1。039。039。cout=39。end if。039。039。end if。outy =cqi。end behv。library ieee。entity t10_4 isport(clkk,rst,ena:in std_logic。end entity。 cout: out std_logic。end ponent。beginu1:t10 port map(clk=clkk,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0))。u3:t10 port map(clk=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8))。end architecture one。典型的鎖存器邏輯電路是D 觸發(fā)器電路。尤其是在四段八位數(shù)碼管等這些要選通的顯示設(shè)備上。這就大大占用了處理器的處理時(shí)間，消耗了處理器的處理能力，還浪費(fèi)了處理器的功耗。當(dāng)處理器把數(shù)據(jù)傳輸?shù)芥i存器并將其鎖存后，鎖存器的輸出引腳便會(huì)一直保持?jǐn)?shù)據(jù)狀態(tài)直到下一次鎖存新的數(shù)據(jù)為止?？梢钥闯觯幚砥魈幚淼臅r(shí)間僅限于顯示內(nèi)容發(fā)生變化的時(shí)候，這在整個(gè)顯示時(shí)間上只是非常少的一個(gè)部分。這就是鎖存器
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