【正文】 本文提出了一種 基于可編程邏輯器件 FPGA 產(chǎn)生任意波形發(fā)生器的設(shè)計方法。實驗結(jié)果表明，此任意波形發(fā)生器能夠按照要求輸出相應(yīng)波形，達(dá)到了設(shè)計要求。方波；三角波 。階梯波 III ABSTRACT With function generator in the rapid development process, there have been many ways to generate waveform,And most of them do it with DDS. For example, a transistor, op amp IC and other mon devices made it , Or the use of monolithic integrated chip system to do. But with the emergence of FPGA, waveform generation method is more diversified. Produce a variety of waveforms, adjustable frequency, phase, selectable waveform generating can design their own methods of generating waveforms, making development easier. This paper proposes a method of arbitrary waveform generator ,which was based on programmable logic device FPGA design .Under the control of the FPGA,it gnenrated increasing oblique wave and decreasing oblique wave, square wave, triangle wave, sine sweep ladder wave line,and then verify the results by the softwave of Modelsim. The experimental results showed that the arbitrary waveform generator can output waveform accordingly in accordance with the requirements, and has reached the design requirements. Keyword: FPGA,oblique wave, square wave, triangle wave, sine wave and step wave 1 引言 在電子、通信、實驗教學(xué)等領(lǐng)域，高精度、高分辨率、幅度相位可控的信號發(fā)生器有著廣泛的應(yīng)用。 函數(shù)發(fā)生器是使用最廣的通用信號源，提供正弦波、鋸齒波、方波、脈沖波等波形，有的還同時具有調(diào)制和掃描功能。眾所周知，數(shù)字合成式函數(shù)信號源（ DDS）無論就頻率、幅度乃至信號的信噪比（ S/N）均優(yōu)于模擬式，其鎖相環(huán)（ PLL）的設(shè)計讓輸出信號不僅是頻率精準(zhǔn)，而且相位抖動（ phaseJitter）及頻率漂移均能達(dá)到相當(dāng)穩(wěn)定的狀態(tài)，但數(shù)字式信號源中，數(shù)字電路與模擬電路之間的干擾始終難以有效克服，也造成在小信號的輸出上不如模擬式的函數(shù)信號發(fā)生器。具有以下優(yōu)勢：開發(fā)信號發(fā)生器簡單，容易實現(xiàn)，成本低廉，能夠根據(jù)用戶需求進(jìn)行定制等功能。 因為其是一種半定制的電路結(jié)構(gòu)，因而 FPGA 具有很多靈活性，能夠根據(jù)本系統(tǒng)的需求靈活改變內(nèi)部電路，以達(dá)到系統(tǒng)的需要。因為硬件描述語言具有 設(shè)計的行為特性、設(shè)計的 數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機(jī)制 ， 這樣使得從頂層整體架構(gòu)到底層具體模塊的開發(fā)，以及后續(xù)的驗證，時延等更加方便快捷。而且能夠積極擴(kuò)展，使得設(shè)計更加多元化，甚至能做成任意信號發(fā)生器。工業(yè)界開始使用幾何學(xué)方法來制造用于電路光繪（ photoplotter）的膠帶。第一個電路布線、布局工具研發(fā)成功。 從 1981 年開始，電子設(shè)計自動化逐漸開始商業(yè)化。 Gateway 設(shè)計自動化在 1986 年推出了一種硬件描述語言 Verilog，這種語言在現(xiàn)在是最流行的高級抽象設(shè)計語言。現(xiàn)代的電子設(shè)計自動化設(shè)計工具可以識別、讀取不同類型的硬件描述。后來，技術(shù)的發(fā)展更側(cè)重于邏輯綜合。 半導(dǎo)體器件 制造工藝需要標(biāo)準(zhǔn)化的設(shè)計描述，高抽象級的描述將被編譯為信息單元（ cell）的形式。利用特定的集成電路制造工藝來實現(xiàn)硬件電路，信息單元就會實施預(yù)定義的邏輯或其他電 子功能。相比數(shù)字的電子設(shè)計自動化工具，模擬系統(tǒng)的電子設(shè)計自動化工具大多并非模塊化的，這是因為模擬電路的功能更加復(fù)雜，而且不同部分的相互影響較強(qiáng)，而且作用規(guī)律復(fù)雜，電子元件大多沒有那么理想。此文，設(shè)計人員可以使用硬件驗證語言來完成項目的驗證工作目前最新的發(fā)展趨勢是將集描述語言、驗證語言集成為一體，典型的例子有 SystemVerilog。這些工具的使用者包括 半導(dǎo)體器件 制造中心的硬件技術(shù)人員，他們的工作是操作半導(dǎo)體器件制造設(shè)備并管理整個工作車間。 3 電子設(shè)計自動化工具還被用來將設(shè)計的功能導(dǎo)入到類似現(xiàn)場可編程邏輯門陣列的半定制 可編程邏輯器件 ，或者生產(chǎn)全定制的專用集成電路。這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。 1) ―自頂向下 ‖的設(shè)計方法 10年前，電子設(shè)計的基本思路還是選擇標(biāo)準(zhǔn)集成電路 ―自底向上 ‖(Bottom–Up)的構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述 語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗證。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費(fèi)，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。 ASIC按照設(shè)計方法的不同可分為：全定制 ASIC，半定制 ASIC，可編程 ASIC(也稱為可編程邏輯器件 )。優(yōu)點是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。 半定制 ASIC 芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約 束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。 4 可編程邏輯器件自七十年代以來，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn) 品能以最快的速度上市，而當(dāng)市場擴(kuò)大時，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。 FPGA 介紹 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可 編程器 件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 以硬件描述語言（ Verilog 或 VHDL）所完成的 電路 設(shè)計，可以經(jīng)過簡單的綜合與布局，快 速的 燒錄 至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證 的技術(shù)主流。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 Altera 的主流 FPGA 分為兩大類，一種側(cè)重 低成本 應(yīng)用，容量中等，性能可以滿足一般的 邏輯設(shè)計 要求，如 Cyclone， CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Startix， StratixII 等，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。 MAX+PLUSII：普遍認(rèn)為 MaxplusII 曾經(jīng)是最優(yōu)秀的 PLD 開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模 PLD/FPGA 由 QuartusII 替代，不再推薦使用。 SOPC Builder: 配合 QuartusII，可以完成集成 CPU 的 FPGA 芯片的開發(fā)工作 DSP Builder: QuartusII 與 Matlab 的接口，利用 IP 核在 Matlab 中快速完成 數(shù)字信號處理 的仿真和最終 FPGA 實現(xiàn) 。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。它采用直接優(yōu)化的 編譯技術(shù) 、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，個性化的圖形界面和 用戶接口 ，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計 的首選 仿真軟件 。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以 Xilinx 公司提供的 OEM 版本 ModelSim XE為例，對于代碼少于 40000 行的設(shè)計， ModelSim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設(shè)計， ModelSim SE 要比 ModelSim XE 快近 40 倍。 Verilog 與 VHDL 語言介紹 Verilog HDL 語言 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。所有這些都使用同一種建模語言。 VHDL 語言是一種用于電路設(shè)計的高級語言 。 除了含有許多具有硬件特征的語句外， VHDL 的語 6 言形式、描述風(fēng)格以及語法是十分類似于一般的 計算機(jī)高級語言 。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。首先，任何設(shè)計都是會有輸入輸出的。那么 此時便有一種，模擬實際環(huán)境的輸入激勵和輸出校驗的一種 ―虛擬平臺 ‖的產(chǎn)生。 用通俗的話來表示：測試激勵就是啟動模塊的鑰匙，它能夠模擬模塊的輸入變量，使其能夠按照工程師的要求進(jìn)行工作。下面以 Modelsim 來做個使用向?qū)А? 圖 14 新建工程 2) 在如圖 15 所示界面添加 verilog 文件與測試文件，然后進(jìn)行編譯，將出現(xiàn)圖 16 所示畫面 7 圖 15 添加文件 圖 16 編譯結(jié)果 3) 雙擊測試文件， tb_sysgen 將出現(xiàn)圖 17 所示現(xiàn)象，然后在測試文件tb_sysgen 上右擊選中 start simulation ,會出現(xiàn)如圖 18 所示現(xiàn)象。其容易操作，具有良好的可視化，開發(fā)簡單，易于被初學(xué)這接受。 1) 打開 Quartus II 軟件，點擊 File 選項，然后選擇 new，選擇 new Quartus II project， 選擇好器件以及存放路徑，就建立好工程文件了，如圖 210。編程完畢之后，可以編譯下，看看有沒有語法錯誤，如果沒有語法錯誤，則進(jìn)入測試文件建立模塊。此時會自動生成 testbench 模板到項目文件夾 simulation 里面，后綴為 .vt ，這時候就可以通過 modulesim 進(jìn)行仿真了。但是確定該方案之前還是有很多方案： 方案一： 用分立元件組成的函數(shù)發(fā)生器：通常是單函數(shù)發(fā)生器且頻率不高，其工作不很穩(wěn)定，不易調(diào)試 方案二： 可以由 晶體管 、運(yùn)放 IC 等通用器件制作，更多的則是用專門的函數(shù)信號發(fā)生器 IC 產(chǎn)生。 方案三： 利用單片集成芯片的函數(shù)發(fā)生器：能產(chǎn)生多種波形，達(dá)到較高的頻率，且易于調(diào)試。 MAX038 頻率高、精度好，因此它被稱為高頻精密函數(shù)信號發(fā)生器 IC。 方案四： 利用專用直接數(shù)字合成 DDS 芯片的函數(shù)發(fā)生器：能產(chǎn)生任意波形并達(dá)到很高的頻率。總體框圖如圖 31 所示 圖 31 11 時鐘模塊是用來給 FPGA 提供基準(zhǔn)時鐘，其穩(wěn)定性決定了信號產(chǎn)生器的穩(wěn)定；FPGA 信號產(chǎn)生模塊是各種波形信號產(chǎn)生如：正弦波，方波，斜波，鋸齒波，三角波，波形頻率設(shè)定； D/A 數(shù)模轉(zhuǎn)化模塊是將 FPGA 輸出的數(shù)據(jù)整合成模擬的波形。總體設(shè)計如圖 32 所示。波形產(chǎn)生模塊用來產(chǎn)生各種波形，如增斜波，減斜波，正弦波，階梯波形，方波。 軟件與硬件設(shè)計總結(jié) 綜上所述軟硬件結(jié)構(gòu)，利用時鐘模塊產(chǎn)生基準(zhǔn)時鐘傳輸?shù)?FPGA 上， FPGA利用鎖相環(huán)對時鐘倍頻產(chǎn)生更高的時鐘頻率，然后根據(jù)用戶需要，對時鐘進(jìn)行分頻，產(chǎn)生不同頻率的波形。 12 3 系統(tǒng)各模塊設(shè)計 時鐘模塊設(shè)計 時鐘模塊的功能是分配系統(tǒng)時鐘，使得 FPGA 輸出不同的頻率的波形。利用 ALTERA 公司開發(fā)的 Quartus II 軟件進(jìn)行綜合，布線之后，得到如圖 31 模塊原理圖 : 圖 31 分頻時鐘模塊 時鐘模塊 Verilog 代碼如下： module clk_div( sysclk , reset , div , clk_out )。 input [7:0] div。 reg clk_out。 reg [7:0] count。 always (posedge sysclk or negedge reset) begin