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基于fpga的計數(shù)器的程序設(shè)設(shè)計-在線瀏覽

2024-10-29 15:27本頁面
  

【正文】 本要求 : 學(xué)會 quartusII 的使用,掌握 FPGA 的程序設(shè)計方法。 程序設(shè)計完成后要求在 quartusII 中實現(xiàn)功能仿真。本文主要包括該頻率計的設(shè)計基礎(chǔ)和實現(xiàn)方法以及譯碼與顯示等內(nèi)容, 描述了它的設(shè)計平臺、工作原理和軟硬件實現(xiàn)。計數(shù)器 設(shè)計采用 VHDL硬件描述語言編程 ,極大地減少了硬件資源的占用,仿真與分析結(jié)果表明,該數(shù)字頻率計性能優(yōu)異,軟件設(shè)計語言靈活,硬件簡單,速度快 。它是作為專用集成電路( ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。在這十幾年的過程中 ,可編程器件有了驚人的發(fā)展 :從最初的 1200 個可利用門 ,到今天的 25 萬可利用門 ,規(guī)模增大了 200 多倍 。FPGA 從單一的基于 SRAM結(jié)構(gòu)到今天各種結(jié)構(gòu)類型的出現(xiàn) ,都充分體現(xiàn)了可編程器件這一 巨大市場的吸引力。由于目前電子產(chǎn)品生命周期相對縮短 ,相近功能產(chǎn)品的派生設(shè)計增多等特點 ,促使 FPGA 越來越多地取代了 ASIC 的市場 ,特別是對國內(nèi)眾多的科研單位來說 ,小批量、多品種的產(chǎn)品需求 ,使得 FPGA 成為首選。 VHDL 具有功能強大的語言結(jié)構(gòu),可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。 VHDL 支持同步電路、異步電路和隨機電路的設(shè)計,這是其他硬件描述語言所不能比擬的。支持廣泛、易于修改。在硬件電路設(shè)計過程中,主要的設(shè) 計文件是用 VHDL 編寫的源代碼,因為 VHDL 易讀和結(jié)構(gòu)化,所以易于修改設(shè)計。 VHDL 具有多層次的設(shè)計描述功能,既可以描述系統(tǒng)級電路,又可以描述門級電路。另外, VHDL 支持慣性延遲和傳輸延遲,還可以準確地建立硬件電路模型。獨立于器件的設(shè)計、與工藝無關(guān)。當設(shè)計描述完成后,可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 VHDL 是一種標準化的硬件描述語言,同一個設(shè)計描述可以被不同的工具所支持,使得設(shè)計描述的移植成為可能。Quartus II設(shè)計工具完全支持 VHDL、 Verilog的設(shè)計流程,其內(nèi)部嵌有 VHDL、Verilog邏輯綜合器。編譯器包括的功能模塊有分析 /綜合器( Analysis& Synthesis)、適配器( Fitter)、裝配器 (Assembler)、時序分析器(Timing Analyzer)、設(shè)計輔助模塊 (Design Assistant)等。 若要單獨運行各個模塊,可以通過選擇 Start( Processing 菜單),然后從 Start 子菜單中為模塊選擇相應(yīng)的指令。 在 Compiler Tool 窗口中,可以打開該模塊的設(shè)置文件或報告文件,還可以打開其它相關(guān)窗口。在設(shè)計輸入之后, Quartus II的編譯器將給出設(shè)計輸入的錯誤報告。 Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程,包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編譯文件匯編(裝配)、時序參數(shù)提取以及編程下載幾個步驟。因此,頻率計的功能分割成四個模塊: 分頻計, 計數(shù)器, 輸出鎖存器和譯碼顯示電路 。本設(shè)計采用數(shù)控分頻計,可以對信號實現(xiàn)不同分頻比,輸出信號作為計數(shù)器輸入。 當系統(tǒng)正常工作時, 輸入信號 標 提供頻率, 經(jīng)過 分頻器分頻,產(chǎn)生計數(shù)信號 送入計數(shù)器模塊,計數(shù)模塊對輸入的脈沖個數(shù)進行計數(shù)數(shù)結(jié)束后,將計數(shù)結(jié)果送入鎖存器中,保證系統(tǒng)可以穩(wěn)定顯示數(shù) 據(jù),計數(shù)結(jié)果能夠顯示在七段數(shù)碼顯示管上。在許多電子設(shè)備中如電子鐘、頻率合成器等,需要各種不同頻率的信號協(xié)同工作,常用的方法是以穩(wěn)定度高的晶體振蕩器為主振源,通過變換得到所需要的各種頻率成分,分頻器是一種主要變換手段。正弦分頻器除在輸入信噪比低和頻率極高的場合已很少使用。對于一個 8 位計數(shù)器,如果輸入數(shù) DD,然后啟動計數(shù)器工作,則經(jīng)過D 倍的時鐘周期計數(shù)器溢出時,輸出 full 變?yōu)楦唠娖?,再?full 為敏感信號,對fout 進行取反操作,如此 N=2D。對于數(shù)控分頻數(shù)器,裝載不同的計數(shù)初始值時,會有不同頻率的溢出信號,從而得到不同的輸出。 源程序及 其仿真波形 LIBRARY IEEE。 USE 。 DD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。EVENT AND CLK = 39。 THEN IF CNT8 = 11111111 THEN CNT8 := DD。139。 否則繼續(xù)作加 1 計數(shù) FULL = 39。 且輸出溢出標志信號 FULL 為低電平 END IF。 END PROCESS P_REG 。 BEGIN IF FULL39。139。 如果溢出標志信號 FULL為高電平, D觸發(fā)器輸出取反 IF CNT2 = 39。 THEN FOUT = 39。 ELSE FOUT = 39。 END IF。 END PROCESS P_DIV 。 圖 2 分頻器仿真波形 基于 FPGA的計數(shù)器程序設(shè)計 6 RTL 電路圖 圖 3 分頻器 RTL電路圖 計數(shù)器設(shè)計 計數(shù)器及其應(yīng)用 計數(shù)是一種最簡單基本的運算,計數(shù)器就是實現(xiàn)這種運算的邏輯電路,計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù),以實現(xiàn)測量、計數(shù)和控制的功能,同時兼有分頻功能,計數(shù)器是由基本的計數(shù)單元和一些控制門所組成,計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成,這些觸發(fā)器有 RS 觸發(fā)器、 T 觸發(fā)器、D觸發(fā)器及 JK觸發(fā)器等。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài),一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。很顯然, 3 位數(shù)的計數(shù)器最大可以顯示到 999, 4 位數(shù)的最大可以顯示到 9999。計數(shù)器不僅能用于對時鐘脈沖計數(shù),還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。 基于 FPGA的計數(shù)器程序設(shè)計 7 計數(shù)器源程序及其仿真 ( 1) 十進制計數(shù)器 加數(shù)的合法設(shè)計范圍為 0 到 9,故當輸入的加數(shù)大于 9 的時候要將其統(tǒng)一變換成 0。如果 rst為 “1”,將對時鐘清零;如果為 1,且有 clk信號,則允許計數(shù)器就數(shù),若計數(shù)器小于 9,計數(shù)器加 1,否則清零。 library ieee。 use 。 cout: out std_logic。 end t10。 begin if rst=39。 then cqi :=(others =39。)。event and clk=39。 then if ena =39。 then if cqi 9 then cqi:=cqi+1。039。039。 cout=39。 end if。039。039。 end if。 outy =cqi。 end behv。 library ieee。 entity t10_4 is port(clkk,rst,ena:in std_logic。 end entity。 cout: out std_logic。 end ponent。 begin u1:t10 port
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