【正文】 理論上當 R15 在中點時，由于接的兩個正負電源兩邊壓降相同，使得 R1 上沒有電流流過。 電橋工作原理 當被測量無變化時， 電橋輸出為零，即電橋平衡 ,據(jù)此選擇全橋上的四個電阻相等都為 ??350R 。 Ui 為輸入電壓值，這里VUi 10? 。使用 5mV/V 靈敏度和 10V 激勵電壓的傳感器時，其滿度輸出電壓為 50 mV。因此滿度輸出電壓應當 大約為 30 mV。1 g的重量轉(zhuǎn)換為電壓形式可等效為： 30 mV / 500g x1g = 。 即當放上 1g砝碼時數(shù)碼管顯示為 1g,ADC轉(zhuǎn)換的輸入電壓為 轉(zhuǎn)換得到 00000001，當放上 500g 砝碼時數(shù)碼顯示為 500g,ADC 的輸入電壓為 時轉(zhuǎn)換得到 11110100。 放大電路 差分放大電路 由于電路結(jié)構(gòu)對稱，他們的漂移和失調(diào)都有相互抵消的作用。 反比例放大電路 1014RRAu ?? （ 213） 當滑動變阻器滑到最左端時， Au=1，當滑動變阻器滑到最右端時Au=20。 最終放大輸出給 AD轉(zhuǎn)換的電壓為 ~ 。由于 ADC0804輸出電平為 5V TTL 電平，MAXII系列提供 IO設計是 ，但是它可以通過串接一個電阻來平衡電平。 ADC0804的時序圖及其解釋（譯自 Datasheet） 電子秤設計 2021 電子秤設計報告 第 9/48 頁 The normal operation proceeds as follows. On the hightolow transition of the WR input, the internal SAR latches and the shiftregister stages are reset, and the INTR output will be set high. As long as the CS input and WR input remain low, the A/D will remain in a reset state. Conversion will start from 1 to 8 clock periods after at least one of these inputs makes a lowtohigh transition. After the requisite number of clock pulses to plete the conversion, the INTR pin will make a hightolow transition. This can be used to interrupt a processor, or otherwise signal the availability of a new conversion. A RD operation (with CS low) will clear the INTR line high again. 一般的轉(zhuǎn)換過程描述如下。只要輸入端 CS （ Chip Select 片選）和 WR 保持低電平， ADC 會保持一個復位的狀態(tài)。當經(jīng)過數(shù)個周期，轉(zhuǎn)換過程結(jié)束后，輸出端 INTR 會發(fā)生從高電平到低電平的跳變，可用來給處理器產(chǎn)生一個中斷，或用來標志可以開始新的轉(zhuǎn)換過程。 The device may be operated in the freerunning mode by connecting INTR to the WR input with CS = 0. To ensure startup under all possible conditions, an external WR pulse is required during the first powerup cycle. A conversioninprocess can 電子秤設計 2021 電子秤設計報告 第 10/48 頁 be interrupted by issuing a second start mand. 將輸出端 INTR 與輸入端 WR 連接在一起（同時 CS 為低電平）， ADC會處在自運行模式。正在轉(zhuǎn)換的進程會被之后發(fā)出的啟動轉(zhuǎn)換命令打斷。這些輸入信號相當于 ADC開始轉(zhuǎn)換和輸出使能的控制信號，并且為了使得微處理器控制簡便，這些輸入端都采用低電平有效。輸入端 RD（ 2 管腳）的低電平信號可以激活輸出端的使能功能。 ST0（ 啟動） ： CS=0， WR=0， RD=1，此時中斷 INTR： 1 ST1（轉(zhuǎn)換） ： CS=1， WR=1， RD=1，此時中斷 INTR： 1→ 0（ 0時結(jié)束轉(zhuǎn)換并輸出到鎖存中） ST2（輸出） ： CS=0， WR=1， RD=0，此時中斷 INTR： 1 ST3（結(jié)束） ： CS=1， WR=1， RD=1，此時中斷 INTR： 1 Altera公司 MAXII系列 CPLD—— EPM570T100C5 選用 Altera公司目前市場性價比較高的 MAXII系列 CPLD Altera推出的 MAX II器件系列是一款革命性的 CPLD產(chǎn)品。這些器件采用新的查表 (LUT)體系，采用 TSMC的 m嵌入 Flash工藝，使其裸片尺寸僅為同樣工藝器件的 1/4。新的系列器件容量翻了兩番，性能是上一代 MAX CPLD的兩倍多，使消費類、通信、工業(yè)和計算機產(chǎn)品的設計者能夠采用 MAX II系列器件代替昂貴和不夠靈活的小型 ASIC和ASSP。 EPM570T100C5有 570個邏輯單元，等效宏單元是 192個，資源比較豐富，內(nèi)有 8Kbit Flash的存儲空間；采用 12MHz的晶振，為CPLD提供主時鐘； JTAG接口可使用標準 ByteBlasterII或 USB Blaster進行下載。 由于 MAX II系列 CPLD的 IO驅(qū)動能力比較強，所以可以直接驅(qū)動數(shù)碼管。 VHDL設計代碼 輸入電壓范圍 05V，顯示 0255數(shù)位 電子秤設計 2021 電子秤設計報告 第 13/48 頁 庫定義、 包定義 LIBRARY IEEE。 USE 。 實體定義 ENTITY balance IS port ( clk : IN STD_LOGIC。 復位輸入 intr : IN STD_LOGIC。 ADC轉(zhuǎn)換后的數(shù)據(jù)輸入 data_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 輸出數(shù)碼管位選 cs : OUT STD_LOGIC。 ADC寫控制 rd : OUT STD_LOGIC ADC讀控制 )。 結(jié)構(gòu)體 ARCHITECTURE bhv OF b