【正文】 樣從大到小地利用頻率步進(jìn)值便可很快地調(diào)到所需要的頻點(diǎn)。 圖 正弦波形 ROM 頻率控制模塊的設(shè)計(jì) 設(shè)計(jì)要求頻率步進(jìn)為 50HZ， 在 頻率控制模塊中，增加了 4個(gè)附加的頻率步進(jìn)按鈕。最后利用得到的二進(jìn)制數(shù)據(jù)用 VHDL編寫程序?qū)崿F(xiàn)正弦 ROM的設(shè)計(jì)。 波形存儲(chǔ)器利用相位累加器輸出的高 8位作為地址線來對(duì)其進(jìn)行尋址，最后輸出該相位對(duì)應(yīng)的二進(jìn)制正弦幅值。由于設(shè)計(jì)選擇的 DAC位數(shù)為 8，這樣 ROM的字長(zhǎng)很明顯該和 DAC的字長(zhǎng)相一致。 波形 ROM的設(shè)計(jì) 這個(gè)模塊是一個(gè)相對(duì)簡(jiǎn)單的模塊。 HzM H zM H zf 20206%4040 ???? 確定相位累加字長(zhǎng)時(shí)，考慮到頻率分辨率要等于或小于頻率步進(jìn)值，而且累加器字長(zhǎng)一般為 8的整數(shù)倍。根據(jù) 前面 介紹最高輸出一般是系統(tǒng)時(shí)鐘的 40%。當(dāng)系統(tǒng)時(shí)鐘上升沿到來的時(shí)候，上一個(gè)時(shí)鐘周期的相位值與頻率字的相加值被送入累加寄存器，并輸出高 W位至波形存儲(chǔ)器的地址線，同時(shí)相位值又被送回全加器進(jìn)行相位累加。下面就分主模塊軟件設(shè)計(jì)和外圍硬件設(shè)計(jì)兩大部分來說明信號(hào)發(fā)生器的設(shè)計(jì)。該部分又與頻率字控制模塊共同構(gòu)成信號(hào)發(fā)生器主模塊。一般來說，由于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實(shí)際應(yīng)用當(dāng)中 DDS的輸出頻率不能超過 cf 。 D/A轉(zhuǎn)換器的輸出波形相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號(hào)頻率的兩倍?？圭R像濾波器是一個(gè)低通濾波器，要求在輸出信號(hào)的帶寬內(nèi)有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑止。 D/A 轉(zhuǎn)換器將波形 ROM輸出的幅度量化序列轉(zhuǎn)化成對(duì)應(yīng)的電平輸出，將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。 波形 ROM示意圖如圖 圖 波形 ROM示意圖 當(dāng) ROM 地址線上的地址 (相位 )改變時(shí)，數(shù)據(jù)線上輸出相應(yīng)的量化值 (幅度量化序列 )。這里的 N是相位累加器的字長(zhǎng)，K叫做頻率控制字。 直接數(shù)字頻率合成技術(shù)（ DDS） 直接數(shù)字頻率合成的基本結(jié)構(gòu) 圖 直接數(shù)字頻率合成的基本結(jié)構(gòu) 如圖 ，從圖中可以看出 DDS主要由四個(gè)基本部分組： (1)相位累加器； (2)波形 ROM； (3)D/A轉(zhuǎn)換器； (4)低通濾波器。 分析以上四種方案，顯然第四種方案具有更大的優(yōu)越性、靈活性。方法簡(jiǎn)單，易于程控，便于集成。電路的規(guī)模大小和總線寬度可以由設(shè)計(jì)者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入 FPGA的 ROM 中。即用累加器按頻率要求對(duì)相應(yīng)的相位增量進(jìn)行累加，再以累加相位值作為地址碼，取存放于 ROM中的波形數(shù)據(jù)，經(jīng) D/A轉(zhuǎn)換，濾波 即得到所需波形。所以鎖相環(huán)頻率合成器要想同時(shí)得到較高的頻率分辨率和轉(zhuǎn)換率非常困難，頻率轉(zhuǎn)換一般要幾毫秒的時(shí)間 [1]，同時(shí)頻率間隔也不可能做得很小。由于鎖相環(huán)技術(shù)是一個(gè)不間斷的負(fù)反饋控制過程，所以該系統(tǒng)輸出的正弦信號(hào)頻率可以維持在一個(gè)穩(wěn)定狀態(tài)，頻率穩(wěn)定度高。 【方案三】 采用鎖相環(huán)合成方法。因而要達(dá)到步進(jìn) 100HZ，所需的電流變化量非常小，精度要求很高。第一，由于模擬器件元件分散性太大，外接的電阻、電容對(duì)參數(shù)的影響很大，因而產(chǎn)生的頻率穩(wěn)定度差，只能達(dá)到 43 1010 ?? ? 。該集成塊的輸出波形種類多，頻率覆蓋范圍廣。這種方法轉(zhuǎn)換速度快，頻率分辨率高，但其轉(zhuǎn)換量程靠手動(dòng)來實(shí)現(xiàn)，不僅體積大難以集成，而且可靠性和準(zhǔn)確度很難進(jìn)一步提高。 方案比較與確定 設(shè)計(jì)要求：利用 EDA技術(shù)，建立正弦信號(hào) DDS產(chǎn)生模型，編寫源程序，達(dá)到頻率輸出范圍 1KHz10MHz、頻率步進(jìn) 100Hz、頻率穩(wěn)定度優(yōu)于 104? 、帶 50Ω負(fù)載輸出電壓峰峰值大于1V等要求，完成硬件實(shí)現(xiàn)與測(cè)試。 題目名稱： 基于 FPGA 的正弦信號(hào)發(fā)生器 班 級(jí)： 姓 名： 學(xué) 號(hào)： 日 期： 2020/07/06 基于 FPGA 的正弦信號(hào)發(fā)生器設(shè)計(jì) 引言 直接數(shù)字頻率合成 (Digital Direct Frequency Synthesis)是一種比較新穎的頻率合成方法。這個(gè)理論早在 20 世紀(jì) 70 年代就被提出，它的基本原理就是利用采樣定理，通過查表法產(chǎn)生波形。 【方案一】 采用分立元件模擬直接合成法。 【方案 二】 采用 MAX038芯片來產(chǎn)生正弦波信號(hào)。它采用的是 RC 充放電振蕩結(jié)構(gòu)。第二，它的頻率控制是通過充放電流的大小來實(shí)現(xiàn)。所以采用 MAX038芯片難以實(shí)現(xiàn)設(shè)計(jì)要求。采用該方案設(shè)計(jì)輸出信號(hào)的頻率可達(dá)到超高頻甚至微波段，且輸出信號(hào) 頻譜純度較高。但 由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達(dá)到穩(wěn)定的時(shí)間也比較長(zhǎng)。 【方案四】 采用直接數(shù)字合成器（ DDS），可用硬件或軟件實(shí)現(xiàn)。 以 EDA技術(shù)為基礎(chǔ)，用 FPGA 實(shí)現(xiàn) DDS模型的設(shè)計(jì)。同時(shí)外部控制邏輯單元也可在 FPGA中實(shí)現(xiàn)。用該方法設(shè)計(jì)產(chǎn)生的信號(hào)頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。所以采用方案四進(jìn)行設(shè)計(jì)。 相位累加器的結(jié)構(gòu)如圖 圖 相位累加器原理框圖 相位累加器是 DDS的核心部分，它由一個(gè) N位的加法器和 N位的寄存器構(gòu)成，通過把上一個(gè)時(shí)鐘的累加結(jié)果反饋回加法器的輸入端實(shí)現(xiàn)累加功能。每經(jīng)過一個(gè)時(shí)鐘周期，相位累加器的值遞增 K。因?yàn)椴ㄐ?ROM 的存儲(chǔ)容量有限，相位累加器的字長(zhǎng)一般不等于 ROM 地址線的位數(shù) ,因此在這個(gè)過程當(dāng)中也又會(huì)引入相位截?cái)嗾`差。但輸出波形是一個(gè)階梯波形，必須經(jīng)過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個(gè)平滑的波形。 根據(jù) DDS的基本結(jié)構(gòu)，可 以推出以下一些結(jié)論 : 頻率控制字 K 唯一地確定一個(gè)單頻模擬余弦信號(hào) )2cos()( 0tftS ? 的頻率 0f ，Ncfkf 2/0 ?? （ ） 當(dāng) K =1的時(shí)候 DDS輸出最低頻率為 f? ， f? = Ncf 2/ （ ） 這就是 DDS的頻率分辨率，所以，當(dāng) N不斷增加的時(shí)候 DDS的頻率分辨率可以不斷的提高。也就是說 D/A轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于 Ncf 2/ 。 基于 FPGA的正弦信號(hào)發(fā)生器 總體設(shè)計(jì)框圖 圖 信號(hào)發(fā)生器結(jié)構(gòu)框圖 圖 ，其中相位累加器和波形存儲(chǔ)器構(gòu)成信號(hào)發(fā)生器核 心部分。而顯示模塊， D/A轉(zhuǎn)換器和濾波電路則作為信號(hào)發(fā)生器外圍硬件設(shè)計(jì)。 主模塊軟件設(shè)計(jì) 相位累加器的設(shè)計(jì) 圖 相位累加器 圖 ，它有一個(gè) N位的全加器和一個(gè)寄存器構(gòu)成。 相位累加器流程圖如圖 開 始 時(shí)鐘上升沿 到？ NO YES 相位累加 累加值寄存 高 W位輸出 結(jié) 束 圖 相位累加器流程圖 HzHzMH zff Nc lk 24m in ???? 設(shè)計(jì)要求輸出頻率范圍為 50HZ— 200HZ，頻率步進(jìn)為 50HZ。經(jīng)過計(jì)算，設(shè)計(jì)選用系統(tǒng)時(shí)鐘為 40MHZ時(shí)能實(shí)現(xiàn)設(shè)計(jì)要求。由第二章公式 字長(zhǎng)為 N=24。首先要確定波形 ROM的地址 線位數(shù)和數(shù)據(jù)的字長(zhǎng)，根據(jù)噪聲功率的角度看波形 ROM的地址線位數(shù)應(yīng)該等于或略大于字長(zhǎng)。而地址線的位數(shù)同樣確定為 8位。 將得出的結(jié)果轉(zhuǎn)化為 8位的二進(jìn)制數(shù)據(jù)，起幅值對(duì)應(yīng)在 0000000011111111區(qū)間內(nèi)。 圖 ROM模塊 。分別為最小步進(jìn)（ 50HZ）的 1倍、 2倍、 3倍和 4倍即 50HZ、 100HZ、 150HZ和 200HZ。 由于設(shè)計(jì)要求頻率輸出范圍為 50HZ200HZ，則 K值的最小值為 21，最大值為 84。然后再根據(jù)所要輸出的頻率調(diào)整相應(yīng)的步進(jìn)量。 圖 VHDL設(shè)計(jì)的頻率控制模塊 外圍硬件設(shè)計(jì) D/A轉(zhuǎn)換器 實(shí)現(xiàn)數(shù)字量轉(zhuǎn)化為模擬信號(hào)的轉(zhuǎn)換電路稱為 D/A轉(zhuǎn)換器（ DAC）。由于實(shí)現(xiàn)這種轉(zhuǎn)換的原理和電路結(jié)構(gòu)及工藝技術(shù)有所不同，因而出現(xiàn)各種各樣的D/A轉(zhuǎn)換器。 衡量一個(gè) D/A轉(zhuǎn)換器 的性能的主要參數(shù)有： （ 1）分辨率 ： 是指 D/A轉(zhuǎn)換器能夠轉(zhuǎn)換的二進(jìn)制數(shù)的位數(shù)，位數(shù)多分辨率也就越高。電流型 D/A轉(zhuǎn)換較快，一般在幾 ns到幾百 ns之間。 （ 3）精度 ： 指 D/A轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。理想的 D/A轉(zhuǎn)換器是線性的，但是實(shí)際上是有誤差 的，模擬輸出偏離理想輸出