【正文】 VHDL程序結(jié)構(gòu) ? 結(jié)構(gòu)體 (ARCHITECTURE) ? 結(jié)構(gòu)體是實體所定義的設(shè)計實體中的一個組成部分 結(jié)構(gòu)體描述設(shè)計實體的內(nèi)部結(jié)構(gòu)和 /或外部設(shè)計實體端口間的邏輯關(guān)系。 將緩沖信號 qbuf中的數(shù)據(jù)向 q1賦值 ,并由此輸出 ? END PROCESS。 將緩沖信號 qbuf中的數(shù)據(jù)向 q2賦值 ? END IF。 THEN ? qbuf = din 。EVENT AND clk = 39。 。 ? q2 = 39。039。039。 ? ARCHITECTURE behav1 OF bfexp IS ? SIGNAL qbuf : STD_LOGIC。 ? q2 : OUT STD_LOGIC ) 。 ? ENTITY bfexp IS ? PORT(clk,rst,din : IN STD_LOGIC 。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 39 ? LIBRARY IEEE。 ? END PROCESS。 將由 din讀入的數(shù)據(jù)向 q1輸出 ? q1 = q1 。139。 ? ELSIF clk39。039。 。 THEN ? q1 = 39。 ? ARCHITECTURE behav1 OF bfexp IS ? BEGIN ? PROCESS(clk,rst) ? BEGIN ? IF rst =39。 ? q2 : OUT STD_LOGIC ? ) 。 ? ENTITY bfexp IS ? PORT( ? clk,rst,din : IN STD_LOGIC 。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 38 ? LIBRARY IEEE。 第 3章 VHDL程序結(jié)構(gòu) ? 通常實現(xiàn)內(nèi)部反饋有兩種方式 即利用 BUFFER建立一個緩沖模式的端口 如程序 38所示，或在結(jié)構(gòu)體內(nèi)定義一個緩沖節(jié)點信號 SIGNAL 如程序 39 所示。 BUFFER 模式從本質(zhì)上將仍是 OUT 模式，只是在內(nèi)部結(jié)構(gòu)中具有將輸出至外端口的信號回讀的功能，即允許內(nèi)部回讀輸出的信號 ,即允許反饋，如計數(shù)器的設(shè)計，可將計數(shù)器輸出的計數(shù)信號回讀 以作下一計數(shù)值的初值 與 INOUT 模式相比。 ? 。 寄存器中的數(shù)據(jù)輸入 P0口 ,由 P0向外輸出 ? ELSE P0 = ZZZZZZZZ 。039。139。 從 P0口讀入外部信息 ? END PROCESS。1‘) ? THEN LATCH_OUT2 = P0。 ? ... ? PROCESS( WR_ENABLE2 ) ? BEGIN ? IF (WR_ENABLE239。 高 8位地址線 ? RD WR : IN STD_LOGIC。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 37 ? ... ? ENTITY MCS51 IS ? PORT ( 與 8031接口的各端口定義 : ? P0 : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 ? INOUT：模式 INOUT 定義的通道確定為輸入輸出雙向端口， 即從端口的內(nèi)部看可以對此端口進行賦值，也可以通過此端口讀入外部的數(shù)據(jù)信息。 ? 常用端口模式： ? IN 模式： IN 定義的通道確定為輸入端口 并規(guī)定為單向只讀模式 可以通過此端口將變量 Variable 信息或信號 Signal 信息讀入設(shè)計實體中。 第 3章 VHDL程序結(jié)構(gòu) ? 端口對應(yīng)于器件符號的外部引腳。 ? 其中的端口名是設(shè)計者為實體的每一個對外通道所取的名字 端口模式是指這些通道上的數(shù)據(jù)流動方式 如輸入或輸出等，數(shù)據(jù)類型是指端口上流動的數(shù)據(jù)的表達格式或取值類型，這是由于 VHDL 是一種強類型語言 即對語句中的所有的端口信號，內(nèi)部信號和操作數(shù)的數(shù)據(jù)類型有嚴(yán)格的規(guī)定，只有相同數(shù)據(jù)類型的端口信號和操作數(shù)才能相互作用。 ? END。 ? BEGIN ? u1: andn GENERIC MAP (n =2) ? PORT MAP (a(0)=d1,a(1)=d2,c=q1)。 ? c: OUT STD_LOGIC)。 ? ARCHITECTURE exn_behav OF exn IS ? COMPONENT andn ? GENERIC ( n : INTEGER)。 ? q1,q2 : OUT STD_LOGIC)。 ? USE 。 ? END。 ? c =int 。 ? END IF。 THEN ? int := 39。LENGTH 1 DOWNTO 0 LOOP ? IF a(i)=39。139。 ? ARCHITECTURE behav OF andn IS ? BEGIN ? PROCESS (a) ? VARIABLE int : STD_LOGIC。 ? c : OUT STD_LOGIC)。 ? ENTITY andn IS ? GENERIC ( n : INTEGER )。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 34 ? LIBRARY IEEE。 ? 類屬說明的一般書寫格式如下： ? GENERIC([ 常數(shù)名：數(shù)據(jù)類型 [ : 設(shè)定值 ] ? { 常數(shù)名 ：數(shù)據(jù)類型 [ : 設(shè)定值 ] } ) ； 第 3章 VHDL程序結(jié)構(gòu) ? 程序 32 ? ENTITY mcu1 IS ? GENERIC (addrwidth : INTEGER := 16)。 ? ... ? u1 : h_adder PORT MAP ( a =ain b =bin co=d so =e)； ? ... 這里的符號 = 是端口關(guān)聯(lián)符號 第 3章 VHDL程序結(jié)構(gòu) ? 3. GENERIC類屬說明語句 ? 類屬 GENERIC 參量是一種端口界面常數(shù) 常以一種說明的形式放在實體或塊結(jié)構(gòu)體前的說明部分，類屬為所說明的環(huán)境提供了一種靜態(tài)信息通道，類屬與常數(shù)不同 常數(shù)只能從設(shè)計實體的內(nèi)部得到賦值，且不能再改變 而類屬的值可以由設(shè)計實體外部提供。 ? co so : OUT STD_LOGIC )。（已有元件的調(diào)用和連接）中， 即可以用此名對相應(yīng)的設(shè)計實體進行調(diào)用。其中的實體名可以由設(shè)計者自己添加，中間在方括號內(nèi)的語句描述，在特定的情況下并非是必需的。實體是 VHDL的基本設(shè)計單元 它可以對一個門電路、一個芯片、一塊電路板乃至整個系統(tǒng)進行接口描述。 ? 不同邏輯功能的設(shè)計實體可以擁有相同的實體描述。就一個設(shè)計實體而言，外界所看到的僅僅是它的界面上的各種接口。實體是設(shè)計實體的表層設(shè)計單元，實體說明部分規(guī)定了設(shè)計單元的輸入輸出接口信號或引腳。 圖 31 中配置 CONFIGURATION 結(jié)構(gòu)的設(shè)置 常用于行為仿真中，如用于對特定結(jié)構(gòu)體的選擇控制。通常，最簡單的 VHDL 程序結(jié)構(gòu)中還應(yīng)包括另一重要的部分，即庫 LIBRARY和程序包 PACKAGE 一個實用的 VHDL 程序可以由一個或多個設(shè)計實體構(gòu)成，可以將一個設(shè)計實體作為一個完整的系統(tǒng)直接利用，也可以將其作為其它設(shè)計實體的一個低層次的結(jié)構(gòu) 即元件來例化。第 3章 VHDL程序結(jié)構(gòu) ? 一個完整的設(shè)計實體的最低要求應(yīng)該能為 VHDL 綜合器所接受 并能作為一個獨立設(shè)計單元 即元件的形式而存在的 VHDL 程序，這里的所謂元件，既可以被高層次的系統(tǒng)所調(diào)用，成為該系統(tǒng)的一部分，也可以作為一個電路功能塊而獨立存在和獨立運行。 第 3章 VHDL程序結(jié)構(gòu) 圖 31 VHDL程序設(shè)計基本結(jié)構(gòu) 第 3章 VHDL程序結(jié)構(gòu) ? 在 VHDL 程序中 實體 ENTITY 和結(jié)構(gòu)體 ARCHITECTURE 這兩個基本結(jié)構(gòu)是必需的 它們可以構(gòu)成最簡單的 VHDL 程序。元件調(diào)用和連接，就是用實體來說明一個具體的器件。 第 3章 VHDL程序結(jié)構(gòu) ? 實體（ ENTITY） ? 實體作為一個設(shè)計實體的組成部分，其功能是對這個設(shè)計實體與外部電路進行接口描述。它是設(shè)計實體對外的一個通信界面。設(shè)計實體可以擁有一個或多個結(jié)構(gòu)體，用于描述此設(shè)計實體的邏輯結(jié)構(gòu)和邏輯功能，對于外界來說 這一部分是不可見的。這是因為實體類似于原理圖中的一個部件符號，而其具體的邏輯功能是由設(shè)計實體中結(jié)構(gòu)體的描述確定的。 第 3章 VHDL程序結(jié)構(gòu) ? 1. 實體語句結(jié)構(gòu) ? 以下是實體說明單元的常用語句結(jié)構(gòu)： ? ENTITY 實體名 IS ? [GENERIC ( 類屬表 ) ； ] ? [PORT ( 端口表 ) ； ] ? END ENTITY 實體名； ? 實體說明單元必須按照這一結(jié)構(gòu)來編寫 實體應(yīng)以語句 ENTITY 實體名 IS 開始，以語句 END ENTITY 實體名 結(jié)束。 第 3章 VHDL程序結(jié)構(gòu) ? 2. 實體名 ? 一個設(shè)計實體無論多大和多復(fù)雜，在實體中定義的實體名即為這個設(shè)計實體的名稱在例化。 ? COMPONENT h_adder 元件調(diào)用說明 ? PORT ( a b : IN STD_LOGIC 。 ? END COMPONENT。因此，設(shè)計者可以從外面通過類屬參量的重新設(shè)定而容易地改變一個設(shè)計實體或一個元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。 ? PORT( ? add_bus : OUT STD_LOGIC_VECTOR(addrwidth1 DOWNTO 0) )。 ? USE 。 ? PORT(a : IN STD_LOGIC_VECTOR(n1 DOWNTO 0)。 ? END。 ? BEGIN ? int := 39。 ? FOR i IN a39。039。039。 ? END LOOP。 ? END PROCESS。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 35 ? LIBRARY IEEE。 ? ENTITY exn IS ? PORT(d1,d2,d3,d4,d5,d6,d7 : IN STD_LOGIC。 ? END。 ? PORT(a: IN STD_LOGIC_VECTOR(n1 DOWNTO 0)。 ? END COMPONENT 。 u2: andn GENERIC MAP (n =5) ? PORT MAP (a(0)=d3,a(1)=d4,a(2)=d5, ? a(3)=d6,a(4)=d7, c=q2)。 第 3章 VHDL程序結(jié)構(gòu) ? 4. PORT 端口說明 ? 實體端口說明的一般書寫格式如下 ? PORT ( 端口名 : 端口模式 數(shù)據(jù)類型 ? { 端口名 : 端口模式 數(shù)據(jù)類型 } ) 。 ? 一個實體通常有一個或多個端口 端口類似于原理圖部件符號上的管腳 實體與外界交流的信息必須通過端口通道流入或流出。端口名作為外部引腳的名稱，端口模式用來定義外部引腳的信號流向。 ? OUT：模式 OUT 定義的通道確定為輸出端口 并規(guī)定為單向輸出模式 可以通過此端口將信號輸出設(shè)計實體 或者說可以將設(shè)計實體中的信號向此端口賦值。而從端口的外部看，信號既可以從此端口流出 也可以向此端口輸入信號。 雙向地址 /數(shù)據(jù)口 ? P2 : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 讀 寫允許 ? ... ? END MCS51。EVENT AND WR_ENABLE2 = 39。 END IF。 ? PROCESS( P2,LATCH_ADDRES,READY,RD ) ? BEGIN ? IF (LATCH_ADDRES=01111110) AND (P2=10011111) ?