bcd-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì)-展示頁(yè)
2025-01-29 01:53本頁(yè)面
【正文】 begin process(a, b) begin a = b 。 end ex。 process(…) begin a = c。 begin process(…) begin a = b。 end rtl。 … a = c。 5）信號(hào)的多次賦值 a. 一個(gè)進(jìn)程：最后一次賦值有效 b. 多個(gè)進(jìn)程：多源驅(qū)動(dòng) 線與、線或、三態(tài) 例：信號(hào)的多次賦值 architecture rtl of ex is signal a : std_logic。 變量：進(jìn)程、子程序；局部量。 變量賦值與信號(hào)賦值 變量與信號(hào)的差異： 1）賦值方式的不同： 變量： = 表達(dá)式； 信號(hào) = 表達(dá)式； 2）硬件實(shí)現(xiàn)的功能不同： 信號(hào)代表電路單元、功能模塊間的互聯(lián)， 代表實(shí)際的硬件連線； 變量代表電路單元內(nèi)部的操作，代表暫 存的臨時(shí)數(shù)據(jù)。 可描述組合邏輯、時(shí)序邏輯。 本項(xiàng)目涉及的 VHDL語(yǔ)法 ? VHDL順序語(yǔ)句（ CASE) ? 變量與信號(hào)的區(qū)別 ? VHDL并行語(yǔ)句（ PROCESS) 硬件執(zhí)行：并行執(zhí)行（ VHDL本質(zhì)） 仿真執(zhí)行：順序執(zhí)行、并行執(zhí)行 分為兩大類(lèi)：順序（ Sequential）描述語(yǔ)句 并行（ Concurrent） 描述語(yǔ)句 ARCHITECTURE Process Process ENTITY Sequential Process CombinationalProcess ports ports ponent VHDL順序語(yǔ)句（ Sequential） 順序描述語(yǔ)句： 執(zhí)行順序與書(shū)寫(xiě)順序一致，與傳統(tǒng)軟件設(shè)計(jì) 語(yǔ)言的特點(diǎn)相似。 進(jìn)程語(yǔ)句、 CASE語(yǔ)句、 IF語(yǔ)句及其應(yīng)用。 基于 FPGA與 VHDL的數(shù)字電路與數(shù)字系統(tǒng)設(shè)計(jì)方法與工作流程。BCD7段數(shù)碼管顯示譯碼器電路設(shè)計(jì) ? 一、項(xiàng)目資訊 請(qǐng)根據(jù)要求在 EDA實(shí)驗(yàn)箱上設(shè)計(jì) BCD7段數(shù)碼管顯示譯碼器電路，要求： ⑴使用 EDA實(shí)驗(yàn)箱上開(kāi)關(guān)設(shè)置模塊的 K KK K1開(kāi)關(guān)作為 BCD碼輸入； ⑵使用 EDA實(shí)驗(yàn)箱上鍵盤(pán)顯示模塊中最右邊一位的數(shù)碼管顯示輸入的 BCD碼編碼數(shù)值； ⑶進(jìn)行功能仿真。 一、項(xiàng)目資訊 BCD7段數(shù)碼管顯示譯碼器電路的工作原理。 WITHSELECT 語(yǔ)句與 WHENELSE語(yǔ)句及其應(yīng)用。 二、項(xiàng)目計(jì)劃 ? ⑴ 能在 Max+PlusII軟件平臺(tái)上調(diào)試 BCD7段顯示譯碼電路 VHDL程序，并
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