【正文】 . 4 1． 2． 2 總線基本操作 ....................................................................................... 5 1． 3 控制字節(jié) .......................................................................................................... 5 1． 4 寫操作 ............................................................................................................. 6 1． 5 讀操作 ............................................................................................................. 6 1． 6 7 位的地址格式介紹 ....................................................................................... 7 2 IIC 模塊的硬、軟件設(shè)計(jì) ............................................................................................. 8 2． 1 IIC 模塊硬件設(shè)計(jì) .............................................................................................. 8 2． 1． 2 分頻模塊設(shè)計(jì) (Division_1_500HZ) ......................................................... 9 2． 1． 3 IIC 總線接口模塊設(shè)計(jì) (IIC_Interface_Bus)............................................... 9 2． 1． 4 顯示模塊設(shè)計(jì) (Led_Seg_Display) ......................................................... 10 2． 1． 5 硬件模塊總體設(shè)計(jì)思想及總體電路原理圖 ........................................... 11 2． 2 IIC 模塊的 verilog HDL 代碼設(shè)計(jì) ..................................................................... 12 3 IIC 接口模塊的功能實(shí)物測試（基于 EP2C20Q240C8） .............................................. 14 4 IIC 接口模塊設(shè) 計(jì)的改進(jìn) ........................................................................................... 16 參考文獻(xiàn) ........................................................................................................................ 17 附錄 部分源代碼 .......................................................................................................... 18 3 基于 FPGA 的模擬 IIC 接口設(shè)計(jì)與實(shí)現(xiàn) 摘要： 本文 簡述了 IIC 總線的特點(diǎn)；介紹了 基于 FPGA 的模擬 IIC 總線 接口 模塊的設(shè) 計(jì)思想； 設(shè)計(jì)并編寫了基于 Verilog HDL 語言來 實(shí)現(xiàn)部分 IIC 總線 接口 功能的程序 代碼 ， 同時(shí)給出了 基于目標(biāo)板 的 硬件實(shí)物測試 圖。 關(guān)鍵詞： IIC 總線 接口 FPGA Verilog HDL EP2C20Q240C8 在進(jìn)行 FPGA 的 開發(fā)時(shí)，利用 EDA 工具設(shè)計(jì)芯片實(shí)現(xiàn)系統(tǒng) 的 功能已經(jīng)成為支撐電子設(shè)計(jì)的通用平臺，并逐步向支持系統(tǒng)級的設(shè)計(jì)方向發(fā)展。 IIC 總線是 Philips 公司推出的雙向兩線串行通訊標(biāo)準(zhǔn)，具有接口線少、通訊效率高等特點(diǎn)。本文 設(shè)計(jì)的 IIC 總線模塊是 利用 Verilog HDL 語言 來實(shí)現(xiàn)的 。 IIC 總線產(chǎn)生于在80 年代，最初為音頻和視頻設(shè)備開發(fā)，如今主要在服務(wù)器管理中使用，其中包括單個(gè)組件狀態(tài)的通信?？呻S時(shí)監(jiān)控內(nèi)存、硬盤、網(wǎng)絡(luò)、系統(tǒng)溫度等多個(gè)參數(shù)，增加了系統(tǒng)的安全性，方便了管理。由于接口直接在組件之上，因此 IIC 總線占用的空間非常小，減少了電路板的空間和芯片管腳的數(shù)量，降低了互聯(lián)成本。 IIC 總線的另一個(gè)優(yōu)點(diǎn)是，它支持多主控 (multimastering)， 其中 4 任何能夠進(jìn)行發(fā)送和接收的設(shè)備都 可以成為主總線。當(dāng)然，在任何時(shí)間點(diǎn)上只能有一個(gè)主控。 IIC 總線是由數(shù)據(jù)線 SDA 和時(shí)鐘 SCL 構(gòu)成的串行總線，可發(fā)送和接收數(shù)據(jù)。各種被控制電路均并聯(lián)在這條總線上，但就像電話機(jī)一樣只有撥通各自的號碼才能工作，所以每個(gè)電路和模塊都有唯一的地址，在信息 的傳輸過程中， IIC 總線上并接的每一模塊電路既是主控器（或被控器），又是發(fā)送器（或接收器），這取決于它所要完成的功能。這樣，各控制電路雖然掛在同一條總線上，卻彼此獨(dú)立，互不相關(guān)。 開始信號： SCL為高電平時(shí)， SDA由高電平向低電平跳變，開始傳送數(shù)據(jù)。 應(yīng)答信號： 接收數(shù)據(jù)的 IC 在接收到 8bit 數(shù)據(jù)后，向發(fā)送數(shù)據(jù)的 IC 發(fā)出特定的低電平脈沖，表示已收到數(shù)據(jù)。若未收到應(yīng)答信號，由判斷為受控單元出現(xiàn)故障。帶有 IIC 接口的單片機(jī)有： CYGNAL 的 C8051F0XX 系列， PHILIPSP87LPC7XX 系列， MICROCHIP的 PIC16C6XX 系列等。 1． 2． 2 總線基本操作 IIC 規(guī)程運(yùn)用主 /從雙向通訊。主器件和從器件都可以工作于接收和發(fā)送狀態(tài)。 SDA 線上的數(shù)據(jù)狀態(tài)僅在 SCL 為低電平的期間才能改變， SCL 為高電平的期間， SDA 狀態(tài)的改變被用來表示起始和停止條件。 圖 2 串行總線上的數(shù)據(jù)傳送順序 1． 3 控制字節(jié) 在起始條件之后，必須是器件的控制字節(jié)，其中高四位為器件類型識別符（不同的芯片類型有不同的定義， EEPROM 一般應(yīng)為 1010），接著三位為片選，最后一位為讀寫位，當(dāng)為 1 時(shí)為讀操作，為 0 時(shí)為寫操作。 圖 3 控制字節(jié)配置 6 1． 4 寫操作 寫操作分為字節(jié)寫和頁面寫兩種操作，對于頁面寫根據(jù)芯片的一次裝載的字節(jié)不同有所不同。 圖 4 頁面寫 1． 5 讀操作 讀 操作有三種基本操作：當(dāng)前地址讀、隨機(jī)讀和順序讀。應(yīng)當(dāng)注意的是：最后一個(gè)讀操作的第 9 個(gè)時(shí)鐘周期不是 “ 不關(guān)心 ” 。 圖 5 順序讀 IIC 總線系統(tǒng)由兩根總線即 SCL(串行時(shí)鐘 )線和 SDA(串行數(shù)據(jù) )線構(gòu)成。主器件控制總線通訊，開始／結(jié)束傳送、發(fā)送信息并產(chǎn)生 IIC 系統(tǒng)時(shí)鐘 ． 在寫操作過程中，從器件一旦被主控器件尋址 ，就執(zhí)行特定的相應(yīng)功能。在整個(gè)主從傳送過程中，所有的事件都通過主控器件的 SCL 時(shí)鐘線達(dá)到同步。通過上拉電阻，使得兩根總線在空閑的狀態(tài)下都為高電平狀態(tài)。 1． 6 7 位的地址格式 介紹 數(shù)據(jù)的傳輸遵循圖 7 所示的格式 在起始條件 S 后 ， 發(fā)送了一個(gè)從機(jī)地址 ，這個(gè)地 址共有 7 位 ， 緊接著的第 8 位是數(shù)據(jù)方向位 R/ W， 0 表示發(fā)送寫 ， 1 表示請求數(shù)據(jù)讀 。 但是 ， 如果主機(jī)仍希望在總線上通訊 。 而不是首先產(chǎn)生一個(gè)停止條件 ， 在這種傳輸中可能有不同的讀寫格式結(jié)合 。接下來是一個(gè)讀寫方向標(biāo)志位，讀狀態(tài)是高電平、寫狀態(tài)是低電子。若未收到應(yīng)答信號，由判斷為受控單元出現(xiàn)故障。 2． 1 IIC 模塊 硬件 設(shè)計(jì) 2． 1． 1 按鍵 消抖 模塊設(shè)計(jì) (KeyFilter_Check) 在總體硬件設(shè)計(jì)中， 按鍵 消抖 模塊建立的 Verilog HDL 文件名為KeyFilter_Check， 1． 按鍵消抖：分為硬件和軟件；軟件消抖延時(shí)時(shí)間一般為 10ms，按鍵觸發(fā)的時(shí)間一般為幾百毫秒 （ 采樣時(shí)鐘一般為幾個(gè)毫秒 ）。 P IN _ 1 5 4V C Cc lk IN P U TP IN _ 1 1 8P IN _ 1 1 9P IN _ 1 1 7P IN _ 1 1 6V C Ck e y [ 3 . . 0 ] IN P U TVCCk e y _ w i d 4 S i g n e d In t e g e rn2 500000 S i g n e d In t e g e rP a r a m e t e r V a lu e T y p ec lkrs t _ nk e y _ in [ k e y _ w id 1 . . 0 ]k e y _ o u t [ k e y _ w id 1 . . 0 ]S y n _ S ig nK e y F ilt e r_ C h e c kin s t 7k e y v a lu e [ 3 . . 0 ] 圖 9 按鍵消抖模塊 2． 1． 2 分頻模塊 設(shè)計(jì) (Division_1_500HZ) 在總體硬件設(shè)計(jì)中，分頻模塊建立的 Verilog HDL 文件名為Division_1_500HZ，其實(shí)現(xiàn)的功能是將輸入的初始時(shí)鐘 clk 進(jìn)行分頻， 通過分頻獲取串行總線器件 所需要 的時(shí)鐘信號 （ 即 達(dá)到 輸出 1HZ， 50HZ， 500HZ 頻率 的目的） 。 10 P IN _ 1 5 4V C Cc lk IN P U TP IN _ 3 7I 2C _S C LO U T P U TP IN _ 3 8V C CI 2C _S D AB ID IRP A G E D A T A _ N U M 100 U n s i g n e d B i n a r yID L E 00000000000000001 U n s i g n e d B i n a r yS T A R T 1 00000000000000010 U n s i g n e d B i n a r yA D D 1 00000000000000100 U n s i g n e d B i n a r yA C K 1 00000000000001000 U n s i g n e d B i n a r yA D D 2 00000000000010000 U n s i g n e d B i n a r yA C K 2 00000000000100000 U n s i g n e d B i n a r yS T A R T 2 00000000001000000 U n s i g n e d B i n a r yA D D 3 00000000010000000 U n s i g n e d B i n a r yA C K 3 00000000100000000 U n s i g n e d B i n a r yA C K R 10000000000000000 U n s i g n e d B i n a r yD A T A 00000001000000000 U n s i g n e d B i n a r yP A G E R 00000010000000000 U n s i g n e d B i n a r yP A G E W 00000100000000000 U n s i g n e d B i n a r yA C K 4 00001000000000000 U n s i g n e d B i n a r yH IG H 00010000000000000 U n s i g n e d B i n a r yS T O P 1 00100000000000000 U n s i g n e d B i n a r yS T O P 2 01000000000000000 U n s i g n e d B i n a r yP a r a m e t e r V a lu e T y p ec lkrs t _nSy n_ SignBy t e_ W rit eBy t e_ R ea dPag e_ W rit ePag e_ R ea dsclac k f lag [ 2. . 0]ou t da t a[ 7. . 0]s daI I C _I nt