第4章原理圖與宏功能模塊設(shè)計(jì)-展示頁(yè)
2025-07-29 10:58本頁(yè)面
【正文】 tus II進(jìn)行 EDA設(shè)計(jì)開(kāi)發(fā)的流程 Quartus II原理圖設(shè)計(jì) 1. 為本項(xiàng)工程設(shè)計(jì)建立文件夾 2. 輸入設(shè)計(jì)項(xiàng)目和存盤 元件輸入對(duì)話框 3. 將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件 將所需元件全部調(diào)入原理圖編輯窗并連接好 4. 設(shè)計(jì)全加器頂層文件 連接好的全加器原理圖 5. 將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真 5. 將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真 加入本工程所有文件 5. 將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真 全加器工程 f_adder的仿真波形 Quartus II的優(yōu)化設(shè)置 1. Setting設(shè)置 在 Quartus II軟件菜單欄中選擇“ Assignments”中的 “ Setting…” 就可打開(kāi)一個(gè)設(shè)置控制對(duì)話框。可以使用 Setting對(duì)話框?qū)こ?、文件、參?shù)等進(jìn)行修改，還可設(shè)置編譯器、仿真器、時(shí)序分析、功耗分析等等。 Synthesis Settings項(xiàng)中包含有四個(gè)項(xiàng)目： ?VHDL Input ?Verilog HDL Input ?Default Parameters ?Synthesis Netlist Optimization 作為 Quartus II的編譯模塊之一， Analysis amp。支持 Verilog1995標(biāo)準(zhǔn)（ IEEE標(biāo)準(zhǔn)13641995）和大多數(shù) Verilog2022標(biāo)準(zhǔn)（ IEEE13642022），還支持 VHDL1987標(biāo)準(zhǔn)（ IEEE標(biāo)準(zhǔn) 10761987）和 VHDL1993標(biāo)準(zhǔn)（ IEEE標(biāo)準(zhǔn) 10761993）。 Fitter Settings選項(xiàng)頁(yè) more Fitter Settings選項(xiàng)頁(yè) 在 Compilation Repo
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