【正文】 L2 Cache 。 ? 144條 SSE2指令處理在 XMM寄存器中的緊縮雙精度浮點(diǎn)數(shù)和在 MMX與 XMM寄存器中的緊縮整數(shù)。 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 15 Pentium 4處理器內(nèi)部結(jié)構(gòu)及工作原理 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 16 SIMD技術(shù) ? 57條 MMX指令操作 8個(gè) 64位長(zhǎng)的 MMX寄存器內(nèi)的緊縮字節(jié)（ 8個(gè)字節(jié)打包成一個(gè) 64位長(zhǎng)的數(shù)據(jù)）、字或雙字整型數(shù)上執(zhí)行 SIMD ? 70條 SSE指令處理在 8個(gè) 128位的 XMM寄存器中的單精度浮點(diǎn)數(shù)和在 MMX寄存器中的緊縮整數(shù)。 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 14 4. 執(zhí)行跟蹤 Cache（ execution trace Cache） 放棄 L1 指令 Cache的設(shè)計(jì)，采用執(zhí)行跟蹤 Cache，它在譯碼器的后面，按程序流順序存放已經(jīng)譯碼好的最多 12,000條微指令， 5. 高速系統(tǒng)總線 采用了一種 “四倍速”技術(shù) — quad pumping，使得前端總線能很方便的工作再 4倍于系統(tǒng)總線的頻率上。 要提高主頻 → 減少每個(gè)流水級(jí)的執(zhí)行周期 → 要減小每個(gè)流水級(jí)的任務(wù)量 → 將任務(wù)再分解 → 增加流水線深度 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 13 NetBurst微結(jié)構(gòu)中配置了一種時(shí)鐘緩沖器電路，可以使該結(jié)構(gòu)下 2個(gè)執(zhí)行簡(jiǎn)單指令的 ALU和 2個(gè)存儲(chǔ)地址AGU運(yùn)行在兩倍的 CPU核心頻率下 ? 一個(gè)高達(dá) 126條指令的超大指令窗口，避免了處理器為了等待配對(duì)指令而出現(xiàn)暫時(shí)的停頓，也減少了因Cache沒(méi)命中，到主存中獲取數(shù)據(jù)而產(chǎn)生等待的次數(shù)。其計(jì)算公式如下： CPU性能 =CPU的主頻 IPC IPC是每時(shí)鐘執(zhí)行的指令條數(shù)。這個(gè)指令順序可能和原始程序的不一樣。 ? 常用的指令不采用微程序設(shè)計(jì)，而改用硬件實(shí)現(xiàn)。 ? 增強(qiáng)的錯(cuò)誤檢測(cè)和報(bào)告功能。 ? 具有超級(jí)流水線技術(shù)的高性能浮點(diǎn)運(yùn)算器。 } 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 6 Pentium處理器的特性 ? 80x86系列微處理器兼容 ? 有 64位數(shù)據(jù)總線、 32位地址總線，尋址空間 4GB。 i100。 ? 由于計(jì)算機(jī)結(jié)構(gòu)簡(jiǎn)單，所以主要采用硬布線邏輯，較少使用或者不用微程序控制。 ? 除了 Load/Store指令能訪問(wèn)存儲(chǔ)器外外，其他任何指令的操作數(shù)或者為立即數(shù)或者存放在寄存器中，因此，進(jìn)行的是寄存器與寄存器之間從操作。 ? 優(yōu)化指令系統(tǒng)，只選用使用頻率高的指令，減少指令條數(shù)。 ? 復(fù)雜的指令格式和眾多的尋址方式使得組合邏輯電路設(shè)計(jì)更為復(fù)雜，采用微程序又會(huì)降低執(zhí)行速度。 取指 1 譯碼 1 執(zhí)行 1 取指 2 譯碼 2 執(zhí)行 2 取指 3 譯碼 3 執(zhí)行 3 取指 1 譯碼 1 執(zhí)行 1 取指 2 譯碼 2 執(zhí)行 2 取指 3 譯碼 3 執(zhí)行 3 流水線執(zhí)行方式 Pentium處理器 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 3 2. CISC與 RISC技術(shù) 復(fù)雜指令集計(jì)算機(jī)（ CISC） ： 指令格式比較復(fù)雜，通常采用不等長(zhǎng)指令設(shè)計(jì)，指令的尋址方式豐富，絕大多數(shù)指令的執(zhí)行需要多個(gè)時(shí)鐘周期。 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 1 第 2章 Intel IA32處理器結(jié)構(gòu)與原理 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 2 基本概念 1. 流水線 ? 把一條指令的操作分成多個(gè)更小的步驟，每個(gè)步驟的操作由專門的電路完成。 ? 利用各電路間可并行執(zhí)行的特點(diǎn)，讓各個(gè)步驟的執(zhí)行在時(shí)間上重疊起來(lái)。 缺點(diǎn)： ? 隨著計(jì)算機(jī)結(jié)構(gòu)的改進(jìn)，指令的功能和指令條數(shù)增加，指令系統(tǒng)變得異常龐大。 ? 復(fù)雜不規(guī)整的指令會(huì)降低流水線的性能 ? 隨著指令條數(shù)的增加，完成同一任務(wù)的指令組合變多，編譯系統(tǒng)在最后優(yōu)化的時(shí)候分析就變得更加困難 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 4 簡(jiǎn)單指令集計(jì)算機(jī)（ RISC）： 通過(guò)簡(jiǎn)化指令，使得計(jì)算機(jī)的結(jié)構(gòu)變得簡(jiǎn)單、合理，從而提高 CPU的執(zhí)行速度。 ? 采用簡(jiǎn)單的指令格式和尋址方式，指令的長(zhǎng)度固定，大多數(shù)指令能在一個(gè)時(shí)鐘周期內(nèi)完成。通常 RISC處理器設(shè)計(jì)了大量的寄存器臨時(shí)存放數(shù)據(jù)。 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 5 3. 高速緩沖存儲(chǔ)器（ Cache） 主機(jī) 主存 高速緩沖存儲(chǔ)器 Cache的設(shè)立依據(jù)是程序訪問(wèn)的局部性原理 ： for(int i。 i++) { a[i]=i*i。 ? RISC型超標(biāo)量結(jié)構(gòu) 兩個(gè) 5級(jí)整數(shù)指令流水線，一個(gè) 8級(jí)浮點(diǎn)流水線。 ? 數(shù)據(jù) 代碼分離式高速緩存，符合 MESI協(xié)議。 ? 利用片上分支目標(biāo)緩沖器提高分支指令預(yù)測(cè)準(zhǔn)確性。 ? 支持 64位外部數(shù)據(jù)總線突發(fā)傳輸方式 ? 通過(guò) APIC總線支持多處理器系統(tǒng) 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 7 分支目標(biāo)緩沖器 代碼 Cache 8KB TLB指令 指針 預(yù)取緩沖存儲(chǔ)器 指令譯碼部件 256位 總 線 接 口 部 件 分頁(yè)部件 64位數(shù)據(jù)總線 預(yù)取 地址 32位地址總線 控制 控 制 部 件 地址生成 （ U流水線） 地址生成 （ V流水線） 控制 ROM ALU （ U流水線） ALU （ V流水線） 整數(shù)寄存器組 桶形移位器 數(shù)據(jù) Cache 8KB TLB 浮點(diǎn)部件 控制 寄存器組 加法器 除法器 乘法器 80位 80 位 分支檢測(cè)和目標(biāo)地址 64位數(shù)據(jù)總線 32位地址總線 32位 32位 32位 32位 32位 32位 ① ② ③ ④ ⑤ ① =指令預(yù)取 ② =首次譯碼 ③ =二次譯碼 ④ =指令執(zhí)行 ⑤ =寫回 R Pentium處理器的內(nèi)部結(jié)構(gòu)與工作原理 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 8 指令配對(duì)規(guī)則 ? 配對(duì)的指令必須是簡(jiǎn)單指令 ? 兩條指令之間不可存在“寫后讀”或“寫后寫”這樣的寄存器相關(guān)性 ? 一條指令不能同時(shí)既包含位移量又包含立即數(shù) ? 帶前綴（ JCC指令的 OF除外）的指令只能出現(xiàn)在 U流水中 ? 浮點(diǎn)運(yùn)算指令不能和任何指令配對(duì)（ FCXH除外） MOV AX, 200 MOV CX, AX MOV AX, 200 MOV AX, 412 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 9 P6微結(jié)構(gòu)的處理器 P6微結(jié)構(gòu)概述 ? 采用 12級(jí) 3流水超標(biāo)量結(jié)構(gòu) ? 多路分支預(yù)測(cè) 預(yù)測(cè)分支未來(lái)的方向，為處理器預(yù) 先譯碼分支之后的指令提供依據(jù) ? 動(dòng)態(tài)數(shù)據(jù)流分析 處理器分析幾條指令的數(shù)據(jù)相關(guān)性和資源可用性 以優(yōu)化的執(zhí)行順序高效地亂序執(zhí)行這些指令 ? 推測(cè)執(zhí)行 在假設(shè)分支走向基礎(chǔ)上，執(zhí)行其中一路指令流 ? 雙獨(dú)立總線結(jié)構(gòu) 后端總線連接到 L2 Cache上 前端總線 FSB主要負(fù)責(zé)主存儲(chǔ)器的信息傳送操作 Pentium II 北橋 內(nèi)存 FSB 前端總線 L2 Cache 后端總線 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 10 關(guān)于亂序執(zhí)行技術(shù) 為了提高指令流的執(zhí)行效率，亂序執(zhí)行核心監(jiān)視很多條指令，然后在不損失數(shù)據(jù)完整性的前提下，采用能充分發(fā)揮多個(gè)處理部件并行工作的指令順序來(lái)執(zhí)行。 1） A=B+C 2） P=A*2 3） Q=DE 1）和 3）可配對(duì)同時(shí)執(zhí)行 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 11 Pentium III處理器內(nèi)部結(jié)構(gòu)及工作原理 現(xiàn)代微機(jī)原理與接口技術(shù) (第 2版 ) 1