一個(gè)非常簡(jiǎn)單的cpu的設(shè)計(jì)-展示頁(yè)
2025-07-26 23:34本頁(yè)面
【正文】 域 SELECT域用于指名下條指令地址的來源。當(dāng)調(diào)用此子程序時(shí)，這個(gè)子程序的微代碼地址就被作為一個(gè)跳轉(zhuǎn)的絕對(duì)地址賦給寄存器，而當(dāng)前地址加一的地址則被保存為返回地址。 ?像所有高級(jí)語(yǔ)言編程一樣，微代碼也可以有子程序。把取指得到的操作碼影射到執(zhí)行子例程的第一條微指令的地址上。 ? 另一個(gè)可能的地址是要跳轉(zhuǎn)的絕對(duì)地址。它生成所有可能的轉(zhuǎn)移地址，然后選擇正確的輸出到寄存器中。這一部分加上操作碼、標(biāo)志寄存器以及 CPU現(xiàn)在的狀態(tài)（也就是 Register中的內(nèi)容）一起產(chǎn)生下一次訪問微代碼存儲(chǔ)器的地址。 2. 微代碼存儲(chǔ)器輸出微指令，可以分成兩個(gè)部分：一個(gè)部分是微操作，這些信號(hào)被輸出到 CPU的其他部分用以產(chǎn)生 CPU數(shù)據(jù)路徑中的控制信號(hào)。硬布線邏輯是根據(jù)CPU的現(xiàn)態(tài)和輸入（包括操作碼和標(biāo)志寄存器的內(nèi)容）來進(jìn)行狀態(tài)轉(zhuǎn)移，同時(shí)輸出數(shù)據(jù)路徑個(gè)組件的控制信號(hào)。 以此類推我們可以得到如下結(jié)果： ? PCLOAD=JMP1 ? PCINC=Fetch2 ? DRLOAD=Fetch1 or ADD1 or AND1 ? ACLOAD=ADD2 or AND2 ? IRLOAD=Fetch3 對(duì)于 ALU的控制信號(hào) ALUSEL是用來控制 ALU做邏輯或者算數(shù)運(yùn)算的，所以有： ALUSEL=AND2 對(duì)于片內(nèi)總線的控制較為復(fù)雜，我們先來看 DR，對(duì)于 DR他只在 FetchAND2 、 ADD2和 JMP1狀態(tài)占用總線進(jìn)行相信的數(shù)據(jù)傳輸，所以有： DRBUS=Fetch3 or AND2 or ADD2 or JMP1 其他類似有： ? MEMBUS=Fetch2 or ADD1 or AND1 ? PCBUS=Fetch1 最后，控制單元需要產(chǎn)生存儲(chǔ)器的讀信號(hào)（ READ），它發(fā)生在Fetch ADD AND1三個(gè)狀態(tài)： READ=Fetch2 or ADD1 or AND1 這樣我們得到了總的控制邏輯，完成了整個(gè) CPU的設(shè)計(jì)。則得到狀態(tài)編碼如下： Instruction State IR counter Fetch Fetch1 0000 Fetch2 0001 Fetch3 0010 ADD ADD1 00 1000 ADD2 00 1001 AND AND1 01 1010 AND2 01 1011 INC INC1 10 1100 JMP JMP1 11 1110 如上表所示，下面我們需要設(shè)計(jì)產(chǎn)生計(jì)數(shù)器的 LD、 INC、CLR等信號(hào)，總的控制單元的邏輯如下圖： ? 下面我們用這些譯碼信號(hào)來產(chǎn)生數(shù)據(jù)路徑控制所必需的 AR、 PC、 DR、 IR、 M和 ALU的控制信號(hào)。首先，在 Fetch3狀態(tài)發(fā)出 LD信號(hào)，然后要把正確的例程地址放到計(jì)數(shù)器的輸入端。對(duì)這個(gè) CPU來說，我們考慮以地址 1 [IR] 0作為計(jì)數(shù)器的預(yù)置輸入。這樣就可以用操作碼來生成計(jì)數(shù)器的 LD信號(hào)達(dá)到正確的狀態(tài)轉(zhuǎn)移。 如圖 2〉 把連續(xù)的狀態(tài)賦連續(xù)的計(jì)數(shù)器值，這樣就可以用計(jì)數(shù)器的 INC輸入來達(dá)到狀態(tài)的轉(zhuǎn)移。我們按照以下規(guī)則： 1〉 給 Fetch1賦計(jì)數(shù)器的 0值，并用計(jì)數(shù)器的清零端來達(dá)到這個(gè)狀態(tài)。接下來的工作就是按照前面的狀態(tài)轉(zhuǎn)換圖來對(duì)狀態(tài)進(jìn)行賦值。 這個(gè)簡(jiǎn)單的 CPU需要的控制邏輯由三個(gè)部件組成： 1. 計(jì)數(shù)器： 用于保存現(xiàn)在的狀態(tài) 2. 譯碼器： 生成各個(gè)狀態(tài)的控制信號(hào) 3. 其他的組合邏輯來產(chǎn)生控制信號(hào) 一個(gè)通用的控制單元原理圖如下： 對(duì)于這個(gè) CPU來說，一共有 9個(gè)狀態(tài)。電路如如下： 7. 控制單元 現(xiàn)在我們來考慮如何產(chǎn)生數(shù)據(jù)路徑所需的控制信號(hào)，有兩種方法： 硬布線邏輯 和 微程序控制 。修改后的CPU內(nèi)部組織圖如下： 6. ALU設(shè)計(jì) ? 這個(gè) CPU的 ALU執(zhí)行的功能就是兩個(gè)操作數(shù)相加、邏輯與。 ， AC作為 ALU的一個(gè)輸入，另一個(gè)輸入來自總線 Bus。 開始的。 5. AC要可以載入 AC和 DR的和或者邏輯與的值，數(shù)據(jù)路徑中還需要進(jìn)行運(yùn)算的 ALU。 3. AC不提供數(shù)據(jù)到任何的組件，可以不連接到總線上。 現(xiàn)在我們來看以下者寫數(shù)據(jù)傳輸中有沒有不必要的傳輸： 1. AR僅僅提供數(shù)據(jù)給存儲(chǔ)器，所以他不需要連接到總線上。 AR寄存器送出存儲(chǔ)器的地址， DR寄存器用于暫存存數(shù)起來的數(shù)據(jù)。 PC和 AC能夠載入數(shù)據(jù)同時(shí)也能夠自動(dòng)加一操作。首先我們按照他們改變了那個(gè)寄存器的數(shù)據(jù)來重組這些操作。首先看下面的狀態(tài)及對(duì)應(yīng)的寄存器傳輸： Fetch1： AR— PC Fetch2： DR— M， PC— PC+1 Fetch3： IR— DR[7： 6]， AR— DR[5： 0] ADD1： DR— M ADD2： AC— AC+DR AND1： DR— M AND2： AC— AC^DR JMP1： PC— DR[5： 0] INC1： AC— AC+1 為了設(shè)計(jì)數(shù)據(jù)路徑，我們可以采用兩種辦法： 1. 創(chuàng)造直接的兩個(gè)要傳輸組件之間的直接路徑 2. 在 CPU內(nèi)部創(chuàng)造總線來傳輸不同組件之間的數(shù)據(jù) 首先我們回顧一下可能發(fā)生的數(shù)據(jù)傳輸，以便確定各個(gè)組件的功能。同時(shí) pc加一。其中取指執(zhí)行以下操作： 1. 通過地址端口 A[5： 0]從地址到存儲(chǔ)器 2. 等待存儲(chǔ)器準(zhǔn)備好數(shù)據(jù)后，讀入數(shù)據(jù)。 ? 指令寄存器 IR[1： 0]，存儲(chǔ)指令操作碼。 ? 程序計(jì)數(shù)器 PC[5： 0]，保存下一條指令的地址。所以這個(gè) CPU就有6位的地址線 A[5： 0]，和 8位的數(shù)據(jù)線D[7： 0]。一個(gè)非常簡(jiǎn)單的 CPU的設(shè)計(jì) 組合邏輯控制器 微程序控制器 1. cpu定義 我們按照應(yīng)用的需求來定義計(jì)算機(jī)，本文介紹一個(gè)非常簡(jiǎn)單的 CPU
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1