fpgacpld數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享-展示頁
2025-07-08 18:04本頁面
【正文】 清零端的，這樣的做法會(huì)使芯片的工作可靠、性能穩(wěn)定，而使用普通的IO腳則不能保證該性能。但對于D觸發(fā)器的時(shí)鐘端，置位端，清零端，則都是對毛刺敏感的輸入端，任何一點(diǎn)毛刺就會(huì)使系統(tǒng)出錯(cuò)，但只要認(rèn)真處理，我們可以把危害降到最低直至消除。 毛刺并不是對所有輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。 （由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間）去除毛刺的一種常見的方法是利用D觸發(fā)器的D輸入端對毛刺信號(hào)不敏感的特點(diǎn)，在輸出信號(hào)的保持時(shí)間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號(hào)，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。毛刺并不是對所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害，我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。如何處理毛刺我們可以通過改變設(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生。 所以我們必須檢查設(shè)計(jì)中所有時(shí)鐘、清零和置位等對毛刺敏感的輸入端口，確保輸入不會(huì)含有任何毛刺冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性?？梢愿爬ǖ闹v，只要輸入信號(hào)同時(shí)變化，（經(jīng)過內(nèi)部走線）組合邏輯必將產(chǎn)生毛刺。（與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出）是一個(gè)邏輯冒險(xiǎn)的例子，從圖3的仿真波形可以看出，A、B、C、D四個(gè)輸入信號(hào)經(jīng)過布線延時(shí)以后，高低電平變換不是同時(shí)發(fā)生的，這導(dǎo)致輸出信號(hào)OUT出現(xiàn)了毛刺。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為毛刺。延時(shí)的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。在可編程器件中，時(shí)鐘樹的偏斜幾乎可以不考慮，因此保持時(shí)間通常都是滿足的。保持時(shí)間是一個(gè)和時(shí)鐘周期無關(guān)的參數(shù)，如果設(shè)計(jì)不合理，使得布局布線工具無法布出高質(zhì)量的時(shí)鐘樹，那么無論如何調(diào)整時(shí)鐘頻率也無法達(dá)到要求，只有對所設(shè)計(jì)系統(tǒng)作較大改動(dòng)才有可能正常工作，導(dǎo)致設(shè)計(jì)效率大大降低。在進(jìn)行后仿真時(shí)，最大延遲用來檢查建立時(shí)間，最小延時(shí)用來檢查保持時(shí)間。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享摘要：在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計(jì)實(shí)例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個(gè)較高水平。關(guān)鍵詞：FPGA 數(shù)字電路 時(shí)序 時(shí)延路徑 建立時(shí)間 保持時(shí)間1 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念： 建立時(shí)間和保持時(shí)間：建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 PLD/FPGA開發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間注：在考慮建立保持時(shí)間時(shí)，應(yīng)該考慮時(shí)鐘樹向后偏斜的情況，在考慮建立時(shí)間時(shí)應(yīng)該考慮時(shí)鐘樹向前偏斜的情況。建立時(shí)間的約束和時(shí)鐘周期有關(guān)，當(dāng)系統(tǒng)在高頻時(shí)鐘下無法工作時(shí)，降低時(shí)鐘頻率就可以使系統(tǒng)完成工作。因此合理的設(shè)計(jì)系統(tǒng)的時(shí)序是提高設(shè)計(jì)質(zhì)量的關(guān)鍵。 FPGA中的競爭和冒險(xiǎn)現(xiàn)象信號(hào)在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間。如果一個(gè)組合邏輯電路中有毛刺出現(xiàn)，就說明該電路存在冒險(xiǎn)。（我們無法保證所有連線的長度一致，所以即使四個(gè)輸入信號(hào)在輸入端同時(shí)變化，但經(jīng)過PLD內(nèi)部的走線，到達(dá)或門的時(shí)間也是不一樣的，毛刺必然產(chǎn)生）。 將它們的輸出直接連接到時(shí)鐘輸入端、清零或置位端口的設(shè)計(jì)方法是錯(cuò)誤的，這可能會(huì)導(dǎo)致嚴(yán)重的后果。時(shí)鐘端口、清零和置位端口對毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問題。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競爭冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。 根據(jù)這個(gè)特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。如前所述，優(yōu)秀的設(shè)計(jì)方案，如采用格雷碼計(jì)數(shù)器，同步電路等，可以大大減少毛刺，但它并不能完全消除毛刺。因此我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。下面我們就對幾種具體的信號(hào)進(jìn)行探討。在FPGA的設(shè)計(jì)中，除了從外部管腳引入的全局清除和置位信號(hào)外在FPGA內(nèi)部邏輯的處理中也經(jīng)常需要產(chǎn)生一些內(nèi)部的清除或置位信號(hào)。在同步電路設(shè)計(jì)中，有時(shí)候可以用同步置位的辦法來替代異步清0。elsif clk’event and clk=’1’ thencount=count+1。end process。if rst=’1’ thencount=(others=’0’)。end if。 觸發(fā)器和所存器：我們知道，觸發(fā)器是在時(shí)鐘的沿進(jìn)行數(shù)據(jù)的鎖存的，而所存器是用電平使能來鎖存數(shù)據(jù)的。在FPGA設(shè)計(jì)中建議如果不是必須那么應(yīng)該盡量使用觸發(fā)器而不是所存器。下面是用VHDL語言
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