【正文】 表示的數(shù)值，或取偏離0最遠(yuǎn)的數(shù)值。 Gateway In/Out兩個模塊可以通過選擇參數(shù)來控制如何實現(xiàn)雙精度數(shù)與定點數(shù)之間的相互轉(zhuǎn)換。例：數(shù)值為 ，表示為Fix_16_13的格式， 101．1011110100101= 22+20+21+23+24+25+26+28+211+213 = 4+1++++++++ = 圖73 數(shù)據(jù)類型在基于模型的系統(tǒng)設(shè)計流程中，當(dāng)Xilinx模塊集中的帶符號的定點數(shù)模塊需要與Simulink的雙精度數(shù)模塊通信時，必須要進行數(shù)據(jù)類型的變換，這是基于模型的系統(tǒng)設(shè)計流程中重要概念之一。由于硬件無法按照雙精度的要求進行實現(xiàn)，所以要轉(zhuǎn)換成N位的定點數(shù)。 11111111= 27+26+25+24+23+22+21+20 = 128+64+32+16+8+4+2+1 = 128+127 = 1(10)對于雙精度的64位2的補碼浮點數(shù)，由于二進制點可以移動，所以在177。例：16位數(shù)值 0001011001101011=213+210+29+26+25+23+21+20=4096+1024+512+64+32+8+2+1=5739 表示此數(shù)需要的二進制位數(shù)為 N=log10X / log102 =log105739 / log102 = / = 取最靠近的整數(shù)為13位。 浮點數(shù)與定點數(shù)的表示與轉(zhuǎn)換在設(shè)計仿真中Simulink是利用雙精度數(shù)（double）表示數(shù)值，它是64位2的補碼浮點數(shù)，而雙精度數(shù)對FPGA是無效或不實際的。 FPGA設(shè)計DSP技術(shù)ISE實現(xiàn)軟件、System Generator以及MATLAB/Simulink工具之間都有相互配合的版本問題，要求相同序號的System Generator版本，并配合使用MATLAB/，如R2006a等。 利用FPGA實現(xiàn)DSP嵌入式系統(tǒng)，已有互相補充的軟件設(shè)計工具，表72列出了在系統(tǒng)建模和設(shè)計、算法開發(fā)和優(yōu)化、HDL仿真和產(chǎn)生及設(shè)計校驗和診斷等不同設(shè)計階段使用的軟件。最終得到下載用的位流文件。當(dāng)綜合完VHDL文件后，就會得到頂層的EDIF文件（也有子層的EDIF文件），將這些EDIF文件作為Xilinx Design Manager的輸入源進行實現(xiàn)，它將翻譯（Translate）、映射（Map）、布局布線（Place amp。它的特性如下：通過使用Direct Compile結(jié)構(gòu)，達到最快的編輯速度和有競爭力的模擬性能；使用Single Kernel Simulation，將VHDL和Verilog結(jié)合在一起；將machine和Simulator版本獨立開來，以簡化可攜帶性和庫的維護。這些工具可以：將HDL綜合成門級的設(shè)計實現(xiàn)；通過消除對每個門的定義，減少了設(shè)計時間；減少了手工將硬件說明翻譯為原理圖設(shè)計中可能出現(xiàn)的錯誤數(shù)量；在最優(yōu)化原始的HDL代碼過程中應(yīng)用了綜合工具的自動技術(shù)（如機械編碼類型、自動I/O插入），從而使設(shè)計更有效率。這兩個工具都可以將上一步（使用Simulink和Xilinx System Generator完成的設(shè)計）的頂層（和附加的子VHDL文件）HDL行為級或RTL設(shè)計文件轉(zhuǎn)化成門級表示（EDIF文件）。這個模塊集是一個可以外部擴展的庫，使用的是C＋＋的定點算法，所以用戶可以創(chuàng)建自己的基于C＋＋類的Simulink庫元件，在設(shè)計中它會被當(dāng)作黑箱（Blackbox）處理。Xilinx Blockset中的模塊，有的可以直接映射到硬件，有的對應(yīng)著IP核。使用它可以自動生成VHDL/Verilog語言、測試向量以及可以使ModelSim仿真的“.do”文件。System Generator是Xilinx公司的的一個模塊集（blockset），它是simulink的一個插件，其中設(shè)置了Xilinx特有的DSP功能的IP核，包括了基本DSP函數(shù)和邏輯算符，如FIR（Finite Impulse Response）、FFT（Fast Fourier Transform）、存儲器、數(shù)學(xué)函數(shù)、轉(zhuǎn)換器、延時線等等。成為控制系統(tǒng)設(shè)計、DSP設(shè)計、通信系統(tǒng)設(shè)計和其它仿真應(yīng)用的首選工具。Simulink作為Matlab的一個工具箱（toolbox），在整個的DSP設(shè)計中起著舉足輕重的作用。它建立在向量、數(shù)組和矩陣的基礎(chǔ)上，結(jié)合了可視化的數(shù)學(xué)計算和強大的技術(shù)語言。Xtreme的配置靈活，用戶可以根據(jù)需要進行設(shè)置：若全部使用并行結(jié)構(gòu)就可以達到最大的數(shù)據(jù)吞吐量，也可以由于降低了系統(tǒng)時鐘而節(jié)省能源；相反的，若全部使用串行結(jié)構(gòu)則會使硅面積最小，節(jié)省花費，但同時仍能夠得到相當(dāng)?shù)男阅?。Xtreme支持不同的比特數(shù)、流水線程度和實現(xiàn)的選擇方法。通過軟件，用戶可以在DSP函數(shù)的算法、性能、節(jié)能、硅片面積中進行選取，可以快速地分析出它的運算速度和花費。System Generator同Simulink模型工具結(jié)合，可以參數(shù)化、最優(yōu)化算法。設(shè)計方法和硬件結(jié)構(gòu)上的改進使FPGA在DSP上的應(yīng)用前景變得光明起來。它的密度達到一千萬系統(tǒng)門，可以運行600G MAC/s。在硬件方面，Xilinx公司推出最新的Virtex II系列FPGA芯片。軟件上一個重要的代表是XtremeDSP系列軟件包，主要包括：MathWorks公司的Matlab和Xilinx公司的System Generator負(fù)責(zé)系統(tǒng)級設(shè)計； Mentor Graphics公司的FPGA Advantage或Synplicity公司的Synplify Pro做HDL綜合； Model Technology公司的ModelSim負(fù)責(zé)仿真；Xilinx公司的Foundation Series ISE負(fù)責(zé)硬件實現(xiàn)。表71 DSP設(shè)計者FPGA設(shè)計者設(shè)計方法C,C++,匯編MATLAB,SimuLinkVHDL/Verilog編程綜合,映射,布局布線設(shè)計問題信噪比,誤碼率,采樣率腿到腿延時,流水線和邏輯層次,布局規(guī)劃橫亙在軟件間的隔閡和硬件結(jié)構(gòu)上的差異限制了FPGA的DSP應(yīng)用，但是現(xiàn)在這項工作變得簡單了，Xilinx公司提出了一整套的解決方案。乘法器的實現(xiàn)比較耗費以查找表為主的系統(tǒng)資源，所以在編輯完并行的MAC后，F(xiàn)PGA所剩的資源無幾，從而限制了FPGA的使用。表1表示了他們之間的差異。生活在軟件世界的DSP程序員要學(xué)習(xí)如寄存器、門、VHDL代碼等等新的知識才能進入電子工程的世界。這種現(xiàn)象的造成主要有兩方面的原因。使用FPGA的現(xiàn)場可編程能力，不但避免了高額的開發(fā)費用，而且滿足產(chǎn)品的上市需求。而與ASIC芯片相比，F(xiàn)PGA可以反復(fù)使用，并且在產(chǎn)品制成后還能重新更改設(shè)計。此外，因為芯片所消耗的能量與它的時鐘頻率成正比，F(xiàn)PGA可以將輸入的數(shù)據(jù)流分離開，并將它們作為幾個并行的數(shù)據(jù)流進行處理，從而工作在一個較低的時鐘頻率下，這樣做也就節(jié)省了能源。 Accumulate），與只有1到4個MAC的通用DSP芯片不同，在FPGA中可以配置14個乘法器，以實現(xiàn)并發(fā)處理。與普通的DSP芯片相比，F(xiàn)PGA芯片能夠更好地實現(xiàn)并行處理，從而提高了性能并節(jié)省了能源。大多數(shù)FPGA是由邏輯單元陣列、各個邏輯單元之間的可編程互連線、I/O管腿和其他一些如片上的存儲器之類的資源組成的。通常，DSP算法的實現(xiàn)有兩種途徑：低速的用于普通目的的可編程DSP芯片；高速的用于特定目的的固定功能DSP芯片組和ASIC（Application Specific Integrated Circuit）芯片?？删幊绦酒腇PGA逐漸成為這些解決方案中的一個重要的組成部分。FPGADSP嵌入式系統(tǒng)結(jié)構(gòu)設(shè)計說明書第7章 FPGA DSP嵌入式系統(tǒng)設(shè)計167。 設(shè)計流程概述 DSP（Digital Signal Processing）技術(shù)在通信、圖像處理增強、數(shù)據(jù)獲取、雷達及視頻處理等等領(lǐng)域有著廣泛的應(yīng)用，因此，DSP的使用也不只存在唯一的方法，而是要根據(jù)不同的目的提出不同的解決方案。％的比率增長，到2005年。而FPGA是DSP設(shè)計人員的另一種選擇。其中邏輯單元是由1個四輸入的查找表和1個觸發(fā)器構(gòu)成的。如算法中使用了14個MAC（Multiply amp。而這種流水線結(jié)構(gòu)的數(shù)據(jù)流可以使信號負(fù)載最小化，從而節(jié)省指令和數(shù)據(jù)存取的系統(tǒng)開銷。相對來講，F(xiàn)PGA設(shè)計的靈活性和適應(yīng)性更強。這樣做有三點好處：修補bug；加入新的功能；使系統(tǒng)適應(yīng)新的標(biāo)準(zhǔn)。雖然有如此多的優(yōu)點，但是目前FPGA在DSP應(yīng)用上所占用的份額并不大，而且主要是用做協(xié)處理器，以輔助DSP芯片完成一些計算密集型的算法。一方面，在軟件上，DSP與FPGA之間有著巨大的隔閡。這兩類設(shè)計人員不但完成設(shè)計時所使用的工具不一樣，而且，在設(shè)計中所考慮的問題也不同。另一方面，在硬件上，原先的FPGA芯片沒有集成專門的乘法器，只能依靠用戶自己編輯乘法器。正是由于這兩個主要的因素，使FPGA無法在DSP領(lǐng)域中有更大的作為。不但出現(xiàn)了IP（Intellectual Property）核（Core）形式的DSP算法和將這些IP核集成到FPGA設(shè)計的工具軟件，而且出現(xiàn)了新的FPGA芯片。圖71表示使用Xtreme設(shè)計DSP算法的流程。它內(nèi)置了192個1818 bit的高性能組合乘法器，支持高達250MHz的數(shù)據(jù)率，內(nèi)部固化了并行的DSP數(shù)據(jù)模型。大大超出了當(dāng)今通用DSP芯片的性能（— MAC/s）。圖71 Xtreme系統(tǒng)中實現(xiàn)DSP的設(shè)計流程圖Xilinx公司同它的合作者聯(lián)合提出了XtremeDSP解決方案，它在系統(tǒng)結(jié)構(gòu)設(shè)計和基于FPGA的DSP系統(tǒng)硬件實現(xiàn)之間建立起一座橋梁。它可以自動從行為級的系統(tǒng)模型轉(zhuǎn)換到FPGA實現(xiàn)，其間不再需要手工重設(shè)，大大節(jié)省了開發(fā)時間并降低了出錯概率。圖72 基于模型的設(shè)計過程Xilinx FPGA支持用戶在同一個設(shè)計的不同部分創(chuàng)建自定義的字長。對于某些需要更多比特數(shù)來表示精度的通道，只要更改IP的參數(shù)，軟件就會自動適應(yīng)新的數(shù)據(jù)配置。MATLAB作為線性系統(tǒng)的一種分析和仿真工具，在工程和計算科學(xué)上有著廣泛的應(yīng)用。內(nèi)建的接口可以從指令、文件、外部數(shù)據(jù)庫和程序中迅速得到數(shù)據(jù)。它是一個交互式的工具，用于對復(fù)雜的系統(tǒng)進行建模、仿真和分析。它的特性為：建立圖形式的模塊列表，模擬復(fù)雜系統(tǒng)，評估系統(tǒng)的性能，提高設(shè)計水平；建立模擬、數(shù)字或數(shù)?；旌系男盘栂到y(tǒng)，控制邏輯器件；與Matlab的結(jié)合；與Stateflow緊密結(jié)合，建立數(shù)據(jù)驅(qū)動行為的模型；廣泛利用DSP庫。這些預(yù)先定義好的模塊保證了FPGA實現(xiàn)時的位bit和周期cycle的正確。為了得到最佳的性能、密度和可預(yù)測性，System Generator還會自動將特定的設(shè)計模塊映射成高度優(yōu)化了的IP核模型。它們中每個都可以根據(jù)設(shè)計要求更改參數(shù)，支持雙精度和定點的算法。有兩種可以實現(xiàn)HDL綜合的工具：Mentor Graphics的FPGA Advantage和Synplicity的Synplify?？梢允褂闷渲械娜我庖粋€軟件來完成這個任務(wù)。使用ModelSim就可以在設(shè)計過程中對HDL進行仿真，以保證結(jié)果的正確性。Xilinx的ISE軟件包含了最新的實現(xiàn)工具，可以用來創(chuàng)建有效簡潔的設(shè)計。 Route）以及配置（Configure）該設(shè)計。它的時序驅(qū)動的布局布線特性允許用戶為特定的路徑指定自己的時序；靜態(tài)時序分析能夠減少設(shè)計步驟；能夠在實現(xiàn)前后對設(shè)計進行驗證；可以重新迭代先前的設(shè)計以縮短整個設(shè)計周期。表72 FPGA實現(xiàn)DSP的軟件工具設(shè)計階段軟件和功能軟件公司 系統(tǒng)建模和設(shè)計Simulink：動態(tài)系統(tǒng)的多域仿真和基于模型設(shè)計的平臺，提供交互的圖形環(huán)境和定制的模塊庫集合MathWorksPlatform Studio：包含廣泛種類嵌入設(shè)計工具、IP、庫、引導(dǎo)卡和設(shè)計產(chǎn)生器的集成開發(fā)環(huán)境，Xilinx 算法開發(fā)和優(yōu)化MATLAB：算法開發(fā)、數(shù)據(jù)可視化、數(shù)據(jù)分析及數(shù)值計算的高級技術(shù)計算語言和交互環(huán)境，MathWorksDSP綜合工具提供MATLAB與system Generator或ISE之間的直接鏈接，自動產(chǎn)生可綜合的RTL模型和測試床Accelchip：直接由C語言的程序轉(zhuǎn)換到FPGA的硬件XilinxHDL仿真和產(chǎn)生ISE：設(shè)計者可用VHDL或Verilog設(shè)計，對FPGA編程，利用System Generator時，可按批作業(yè)模式調(diào)用XilinxSynthesis：綜合工具XST/Synplify Pro可低成本、高效率映射設(shè)計到FPGA硬件，按批作業(yè)模式選擇他們來和System Generator一起使用Xilinx/SynplicityModelSim：System Generator提供必要的接口與ModelSim仿真器連接，可以利用它做HDL協(xié)同仿真或?qū)崟r地輸入仿真結(jié)果到Simulink/System Generator仿真Mentor Graphics設(shè)計校驗和診斷ChipScope Pro：監(jiān)視FPGA的內(nèi)部測點，預(yù)測和診斷設(shè)計，探測結(jié)果可插入到Simulink/System Generator內(nèi)Xilinx 167。System ，安裝時會自動找到MATLAB/Simulink（R2006a）的安裝目錄，將Xilinx的Blockset模塊集安裝到Simulink中。當(dāng)利用有限位數(shù)來表示二進制數(shù)時，二進制點的位置確定了所表示數(shù)的范圍和精度，二者的關(guān)系是二進制點前面的位數(shù)多表示的數(shù)值的有效范圍大，精度就低，相反，二進制點后面的位數(shù)多，數(shù)值精度提高，數(shù)值有效范圍減小。 已知16進制的數(shù)值可以按照如下方式進行二進制變換和計算數(shù)值166B= 0001 0110 0110 1011=(1*163)+ (6*162)+ (6*161)+ (B*160) =(1*4096)+(6*256)+(6*16)+(11)=5739對于DSP技術(shù)更好的方式理解2的補碼數(shù)是將其符號表示位看作為原始的二進制數(shù)的相應(yīng)的部分，這個要點是