【正文】 構時幾納秒（或者不延時）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。IOB提供了器件引腳和內部邏輯陣列之間的連接。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結構，其工作原理類似于ROM。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應的輸出是G’ 、F’和H’。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。 FPGA基本結構FPGA具有掩膜可編程門陣列的通用結構，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設計。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)的可靠性。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設計一個數(shù)字系統(tǒng)。2 FPGA簡介 FPGA概述FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應的CPLD是復雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。校對時間由44矩形鍵盤進行控制，為了保證計時的穩(wěn)定及準確須由晶體振蕩器提供時間基準信號。 課題研究的內容本設計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期,顯示年、月、日、時、分、秒。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人?？梢院敛豢鋸埖恼f，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。 課題研究的必要性現(xiàn)在是一個知識爆炸的新時代。數(shù)字鐘可以由各種技術實現(xiàn)，它具有易學，方便，新穎，有趣，直觀，設計與實驗項目成功率高，理論與實踐結合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點，并且它還具有開放的界面，豐富的設計庫，模塊化的工具以及LPM定制等優(yōu)良性能，應用非常方便。最終形成集成電子系統(tǒng)或專用集成芯片的一門新技術。美國ALTERA公司的可編程邏輯器件采用全新的結構和先進的技術，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設計。它與傳統(tǒng)的電子產(chǎn)品在設計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。 選題背景本節(jié)將從FPGA嵌入式應用開發(fā)技術與數(shù)字鐘技術發(fā)展的客觀實際出發(fā)，通過對該技術發(fā)展狀況的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設計——數(shù)字鐘的設計與實現(xiàn)的必要性。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎的。但無論有無編碼以及采用什么樣的編碼，最后都要轉換成為相應的鍵值，以實現(xiàn)按鍵功能程序的轉移。因此，鍵信息輸入是與軟件結構密切相關的過程。而FPGA是特殊的ASIC芯片，與其他的ASIC芯片相比，它具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質量穩(wěn)定以及可實時在線檢測等優(yōu)點。本設計采用的VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設計；支持結構、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強，因此在實際應用中越來越廣泛。支撐信息電子產(chǎn)品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產(chǎn)品設計開發(fā)技術的發(fā)展。 FPGA。 hardware description language。關鍵詞 數(shù)字鐘；硬件描述語言；VHDL；FPGA；鍵盤接口AbstractThe design for a multifunctional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24hour cycle count。系統(tǒng)主芯片采用EP1K100QC2083，由時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成。 大學畢業(yè)論文基于FPGA的數(shù)字鐘設計（VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用EDA技術，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設計文件，在MaxplusII工具軟件環(huán)境下，采用自頂向下的設計方法，由各個基本模塊共同構建了一個基于FPGA的數(shù)字鐘。經(jīng)編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成年、月、日和時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的校時、清零、啟停功能。 have proof functions and the whole point timekeeping function. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in MaxplusII tools environment, a topdown design, by the various modules together build a FPGAbased digital clock.The main system chips used EP1K100QC2083, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the year, month, day and the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock. Keywords digital clock。 VHDL。 keyboard interface目錄1 緒論 1 選題背景 1 課題相關技術的發(fā)展 2 課題研究的必要性 2 課題研究的內容 32 FPGA簡介 4 FPGA概述 4 FPGA基本結構 4 FPGA系統(tǒng)設計流程 7 FPGA開發(fā)編程原理 83 數(shù)字鐘總體設計方案 10 數(shù)字鐘的構成 10 數(shù)字鐘的工作原理 114 單元電路設計 13 分頻模塊電路設計與實現(xiàn) 13 校時控制模塊電路設計與實現(xiàn) 14 鍵盤接口電路原理 14 鍵盤接口的VHDL描述 15 計數(shù)模塊設計與實現(xiàn) 23 秒計數(shù)模塊 23 日計數(shù)模塊 25 月計數(shù)和年計數(shù)模塊 28 動態(tài)掃描及顯示電路設計與實現(xiàn) 30 動態(tài)掃描模塊 30 顯示模塊 315 實驗結論與研究展望 32 實驗結論 32 研究展望 33致謝 34附錄 35參考文獻 41基于FPGA的數(shù)字鐘設計1 緒論現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復雜程度越來越高，更新步伐越來越快。前者以微細加工技術為代表，而后者的代表就是電子設計自動化（electronic design automatic,EDA）技術。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。在控制系統(tǒng)中，鍵盤是常用的人機交換接口，當所設置的功能鍵或數(shù)字鍵按下的時候，系統(tǒng)應該完成該鍵所設置的功能。根據(jù)鍵盤的結構不同，采用不同的編碼方法。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。因此，研究數(shù)字鐘及擴大其應用，有著非?，F(xiàn)實的意義。 課題相關技術的發(fā)展當今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。EDA技術正是為了適應現(xiàn)代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。EDA技術，技術以大規(guī)模可編程邏輯器件為設計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。本設計利用VHDL硬件描述語言結合可編程邏輯器件進行的，并通過數(shù)碼管動態(tài)顯示計時結果。因此，本設計采用可編程邏輯器件實現(xiàn)。新產(chǎn)品、新技術層出不窮，電子技術的發(fā)展更是日新月異。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。數(shù)字化的鐘表給人們帶來了極大的方便。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質的變化，有電子鬧鐘、數(shù)字鬧鐘等等。具有校時以及報時功能，可以對年、月、日、時、分及秒進行單獨校對，使其校正到標準時間。本設計小組成員共有三人：其他兩人分別采用原理圖設計和Verilog HDL語言設計。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。通過軟件仿真可以事先驗證設計的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設計而不必改動硬件電路。這些優(yōu)點使得CPLA/FPGA技術在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL的進步。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成?？删幊踢壿嬆KCLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構成特定功能的電路。圖21是CLB基本結構框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。G有4個輸入變量GGG3和G4；F也有4個輸入變量FFF3和F4。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。這3個函數(shù)發(fā)生器結合起來，可實現(xiàn)多達9變量的邏輯函數(shù)。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結構。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應的組合邏輯函數(shù)輸出。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負載能力?？删幊袒ミB資源IR可以將FPGA內部的CLB和CLB之間、CLB和IOB之間連接起來，構成各種具有復雜功能的系統(tǒng)。 FPGA系統(tǒng)設計流程一般說來，一個比較大的完整的項目應該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是TOP DOWN（自頂向下）的設計方法。高層次設計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換成針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉化變得輕而易舉。系統(tǒng)劃分①編譯器③代碼級功能仿真④綜合器⑤適配前時序仿真⑥適配器⑦CPLD/FPGA實現(xiàn)適配后仿真模型⑧