eda技術與vhdl程序設計基礎教程習題答案-展示頁
2025-06-14 18:28本頁面
【正文】 ？優(yōu)缺點？答：FPGA器件的優(yōu)點：● 可以反復編程，對于一般規(guī)模的器件，上電幾十毫秒就可以完成配置數(shù)據(jù)的加載；● 開發(fā)設計不需要專門的編程器；● 與CMOS工藝的存儲器兼容，價格較低；FPGA器件的缺點：● 由于器件掉電后SRAM容易丟失配置數(shù)據(jù)，因而常常在FPGA外部添加一個制度春初期PROM或EPROM來保存這些配置數(shù)據(jù)，從而給配置數(shù)據(jù)的保密帶來了困難；● 器件內部可編程連線和邏輯定義通過大量的傳輸門開關實現(xiàn)，從而導致電阻變大，傳遞信號的速度收到影響，限制工作頻率；？答：？答：？答：？答：？答：● 主動串行配置模式（AS）；● 被動串行配置模式（PS）；● 主動并行配置模式（AP）；● 被動并行同步配置模式（PPS）；● 被動并行異步配置模式（PPA）；● 被動串行異步配置模式（PSA）；● 菊花鏈配置模式；● JTAG配置模式；？答：CPLD/FPGA的選擇主要根據(jù)項目本身的需要，對于規(guī)模不大且產量不高的應用，通常使用CPLD比較好。，簡述FPGA的基本結構？答：基于SRAM編程的FPGA以Xilinx的邏輯單元陣列（LCA，Logic Cell Array）為例，基本結構如圖220所示。第2章 EDA習題答案 Programmable Logic Device PROM 、 PLA 、 PAL 三個發(fā)展階段3. CPLD的基本結構包括 可編程邏輯陣列塊 、 輸入/輸出塊 、 互聯(lián)資源 三個部分 Altera 、 Xillinx 、Lattice、基于反熔絲編程的FPGA6. 快速通道/互聯(lián)通道包括行互連、列互聯(lián)、 邏輯陣列塊 、 邏輯單元 主動串行 、 主動并行 、 菊花鏈 ，實現(xiàn)FPGA的配置常常需要附加一片 EPROM BGA 、芯片速度、功耗、 封裝 1. 在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件的是（D）A EPLD B CPLDC FPGAD PAL2. 在下列可編程邏輯器件中，屬于易失性器件的是（D）A EPLDB CPLDC FPGAD PAL（A）A通用邏輯塊（GLB）B可編程連線陣列（PIA）C輸入輸出控制（I/O）D邏輯陣列塊（LAB）（D）A通用邏輯塊（GLB）B全局布線區(qū)（GRP）C輸出布線區(qū)（ORP）D邏輯陣列塊（LAB）（D）A XC4000B VirtexC SpartanD Cyclong6. 下列FPGA中不屬于Alter公司產品的是（B）A FLEX 10KB VirtexC StratixD Cyclone（D）A主動串行配置模式B被動串行配置模式C主動并行配置模式D被動從屬配置模式（D）A 邏輯資源B 功耗和封裝C 價格和速度D 產地，簡述CPLD的基本結構？答：雖然CPLD種類繁多、特點各異，共同之處總結起來可以概括為三個部分：● 可編程邏輯陣列塊；● 輸入/輸出塊；● 互聯(lián)資源；其中，可編程邏輯陣列塊類似于一個低密度的PAL/GAL，包括乘積項的與陣列、乘積項分配和邏輯宏單元等。？答：系統(tǒng)規(guī)格制定（Define Specification） 設計描述（Design Description） 功能驗證（Function Verification） 邏輯電路合成（Logic synthesis） 邏輯門層次的電路功能驗證（GateLevel Netlist Verification） 配置與繞線（Place and Routing） 繞線后的電路功能驗證（Post Layout Verification）？答：后仿真考慮了實際器件的模型參數(shù)，能夠更好的模擬實際電路工作狀態(tài)。功能仿真僅僅完成了對VHDL所描述電路的邏輯功能進行測試模擬，以觀察其實現(xiàn)的功能是否滿足設計需求，因而仿真過程并不涉及任何具體器件的硬件特性?？删幊唐骷悄壳暗男律α?，混合技術也將在未來發(fā)揮作用。而對于設計工程師而言，系統(tǒng)建模中的器件模型有生產廠商給出，工程師只需要完成系統(tǒng)設計、邏輯綜合、布局布線、仿真驗證和下載測試幾個步驟。它的成熟主要經歷了計算機輔助設計（CAD，Computer Aided Design）、計算機輔助工程設計（CAED，Computer Aided Engineering Design）和
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