dds信號(hào)發(fā)生器電路設(shè)計(jì)方案-展示頁(yè)
2025-05-14 23:01本頁(yè)面
【正文】 數(shù)要與預(yù)分頻輸出頻率相對(duì)應(yīng)。根據(jù)公式fout = fclk可知，N為32，fclk=50MHz，要使fout=220Hz，只需求出M的值，然后對(duì)其進(jìn)行累加。將DDS累加器數(shù)據(jù)前8位送入ROM進(jìn)行相位到幅值的轉(zhuǎn)換，ROM輸出經(jīng)過(guò)DAC和低通濾波器，最后用示波器顯示波形。后將其送入DDS累加器作為它的時(shí)鐘信號(hào)。當(dāng)f超過(guò)f0后，其幅頻特性以40dB/dec的速率下降，但在f0和通帶截止頻率fp之間還不夠快。 低通濾波器（LPF）D/A出來(lái)之后的波形是梯形狀的，將它通過(guò)低通濾波器后就可以看到平滑的、不帶毛刺的波形。 D/A從ROM輸出的八位數(shù)據(jù)是數(shù)字量，D/A的作用就是將其轉(zhuǎn)換為模擬量。范圍內(nèi)的一個(gè)相位點(diǎn)。根據(jù)公式fout = fclk可知，只要選擇恰當(dāng)?shù)念l率控制字，就可以得到所需要的輸出頻率fout。平均分成了2的N次等份。DDS利用了這一特點(diǎn)來(lái)產(chǎn)生正弦信號(hào)。因此這種信號(hào)產(chǎn)生技術(shù)得到了越來(lái)越廣泛的應(yīng)用，很多廠家已經(jīng)生產(chǎn)出了DDS專用芯片，這種器件成為當(dāng)今電子系統(tǒng)及設(shè)備中頻率源的首選器件。直接數(shù)字頻率合成器（DDS）具有超高速的頻率轉(zhuǎn)換時(shí)間，極高的頻率分辨率和較低的相位噪聲，在頻率改變與調(diào)頻時(shí)，DDS能夠保持相位的連續(xù)，因此很容易實(shí)現(xiàn)頻率、相位和幅度調(diào)制。步進(jìn)調(diào)整，；② 頻率穩(wěn)定度103。一、 實(shí)驗(yàn)設(shè)備 Altera DE2開(kāi)發(fā)板 (CycloneⅡ EP2C35F672C6) QuartusⅡ 數(shù)字電路實(shí)驗(yàn)面包板 示波器、萬(wàn)用表等二、 實(shí)驗(yàn)任務(wù)要求利用DE2實(shí)驗(yàn)開(kāi)發(fā)裝置，在給定電源條件下，完成正弦波信號(hào)發(fā)生器電路設(shè)計(jì)。 熟練使用常用電子儀器（示波器、萬(wàn)用表、信號(hào)發(fā)生器等）對(duì)電路進(jìn)行測(cè)試。 學(xué)會(huì)使用電子設(shè)計(jì)自動(dòng)化軟件對(duì)電路進(jìn)行設(shè)計(jì)、分析、驗(yàn)證。DDS信號(hào)發(fā)生器電路設(shè)計(jì)方案 了解電子電路設(shè)計(jì)的一般方法、根據(jù)題目要求選擇設(shè)計(jì)方案。 根據(jù)理論計(jì)算分析，查閱相關(guān)資料和手冊(cè)，選擇電子元器件。利用可編程邏輯器件實(shí)現(xiàn)電路的設(shè)計(jì)、仿真、下載。 寫(xiě)出符合要求的課程設(shè)計(jì)報(bào)告。 技術(shù)指標(biāo)① 信號(hào)頻率輸出范圍50Hz~10kHz，頻率可調(diào)。 發(fā)揮部分① 增加脈沖信號(hào)的輸出，信號(hào)頻率輸出范圍50Hz~10kHz；② 脈沖信號(hào)占空比可調(diào)，調(diào)整范圍2%~98%；③ 正弦或脈沖頻率步長(zhǎng)調(diào)整分別為1Hz、10Hz、100Hz、1kHz、10kHz；④ 完成在數(shù)碼管上數(shù)字頻率顯示功能；三、 實(shí)驗(yàn)原理介紹 DDS直接數(shù)字合成（Direct Digital Synthesis、DDS）是一種新的頻率合成技術(shù)和信號(hào)產(chǎn)生的方法。此外，DDS技術(shù)大部分是基于數(shù)字電路技術(shù)的，具有可編程控制的突出優(yōu)點(diǎn)。 相位累加器一個(gè)正弦波，雖然它的幅度不是線性的，但是它的相位卻是線性增加的。 根據(jù)DDS的頻率控制字M的位數(shù)N，把360176。系統(tǒng)時(shí)鐘為fclk輸出頻率為fout。 ROMROM的作用是構(gòu)成正弦查找表，其內(nèi)部存儲(chǔ)一個(gè)完整的正弦波的數(shù)字幅度信息，每個(gè)查找表的地址對(duì)應(yīng)正弦波中的0~360176。ROM用相位累加器輸出的高M(jìn)位數(shù)據(jù)進(jìn)行相位—幅值轉(zhuǎn)換，在給定的時(shí)間上確定輸出的波形幅值。將輸入的每一位二進(jìn)制代碼按其權(quán)值大小轉(zhuǎn)換成相應(yīng)的模擬量，然后將代表個(gè)位的模擬量相加，則所得的總模擬量與數(shù)字量成正比，這樣便實(shí)現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。二階低通濾波器由一級(jí)RC、二級(jí)RC和同相比例放大器組成。四、 實(shí)現(xiàn)方案簡(jiǎn)述設(shè)計(jì)流程將系統(tǒng)時(shí)鐘50MHz送入預(yù)分頻模塊，輸出為220Hz。DDS累加器的步長(zhǎng)由累加步長(zhǎng)控制模塊控制，設(shè)計(jì)頻率顯示模塊顯示輸出頻率。 功能模塊連接圖 功能模塊設(shè)計(jì)分析① 預(yù)分頻模塊預(yù)分頻模塊由32位加法器和32位鎖存器構(gòu)成。M的值存儲(chǔ)在置數(shù)端，cout端輸出的頻率便是220Hz，clk是系統(tǒng)時(shí)鐘，clr為系統(tǒng)清零信號(hào)。已知預(yù)分頻輸出頻率為220Hz，那么DDS累加器的加法器和鎖存器都對(duì)應(yīng)為20位。dataa[19..0]輸入為累加步長(zhǎng)（由累加步長(zhǎng)控制模塊輸出），fclk輸入為預(yù)分頻輸出時(shí)鐘，clr為系統(tǒng)清零信號(hào)。步長(zhǎng)選擇模塊內(nèi)置題目要求的1Hz、10Hz、50Hz、100Hz、1kHz（由于題目要求DDS累加器的頻率輸出范圍為50Hz~10kHz，所以設(shè)置步長(zhǎng)10kHz意義不大，將之改為50Hz），通過(guò)步長(zhǎng)選擇脈沖循環(huán)切換步長(zhǎng)頻率。clr用于對(duì)累加步長(zhǎng)的清零，接清零信號(hào)，key接單次脈沖信號(hào)。該模塊輸入為累加步長(zhǎng)控制模塊輸出的累加步長(zhǎng)，由于fout =M，所以DDS的輸出頻率就是累加后的步長(zhǎng)。將判斷后的值對(duì)應(yīng)的七段數(shù)碼顯示器值輸出到5位7段數(shù)碼顯示管顯示。clk接時(shí)鐘信號(hào)，用于驅(qū)動(dòng)顯示模塊工作。高位提取模塊作用是將DDS累加器中鎖存器數(shù)據(jù)的高8位提取出來(lái)送入ROM，之所以取高位棄低位，是因?yàn)槿绻臀?，則一個(gè)周期中將會(huì)出現(xiàn)的多于28（256）個(gè)值，就不能與ROM表中的256個(gè)幅度值形成一一對(duì)應(yīng)。clk接預(yù)分頻輸出時(shí)鐘，clr接系統(tǒng)清零信號(hào)。產(chǎn)生多種波形之后將多個(gè)波形輸出接到波形選通器上進(jìn)行選通控制。ROM正弦查找表：⑥ D/A轉(zhuǎn)換器DAC用到的芯片為：DAC083LF356DAC0832管腳：* D0～D7：8位數(shù)據(jù)輸入線，TTL電平，有效時(shí)間應(yīng)大于90ns(否則鎖存器的數(shù)據(jù)會(huì)出錯(cuò))； * ILE：數(shù)據(jù)鎖存允許控制信號(hào)輸入線，高電平有效； * CS：片選信號(hào)輸入線（選通數(shù)據(jù)鎖存器），低電平有效；* WR1：數(shù)據(jù)鎖存器寫(xiě)選通輸入線，負(fù)脈沖（脈寬應(yīng)大于500ns）有效。由WRXFER的邏輯組合產(chǎn)生LE2，當(dāng)LE2為高電平時(shí)，DAC寄存器的輸出隨寄存器的輸入而變化，LE2的負(fù)跳變時(shí)將數(shù)據(jù)鎖存器的內(nèi)容打入DAC寄存器并開(kāi)始D/A轉(zhuǎn)換。偏置平衡（調(diào)零端）反向輸入端正向輸入端接電源負(fù)輸出
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