【正文】 遲時的變化。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。異步邏輯是各時鐘之間沒有固定的因果關系。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細（所以別把什么都寫上，精通之類的詞也別用太多了），這個東西各個人就 不一樣了，不好說什么了。（未知） 3DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子） 3A/D電路組成、工作原理。給出電源電壓波形圖，要求繪制終端波形圖。（未知） 如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（仕蘭微電子） 2VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題） 2鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 2鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（凹凸） 2史密斯特電路,求回差電壓。(Infineon筆試試題) 2電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結構，簡單描述 其優(yōu)缺點。（未知） 1有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件） 1有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當其通過低通、 帶通、高通濾波器后的信號表示方式。(Infineon筆試試題) 1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。（仕蘭微電子） 1用運算放大器組成一個10倍的放大器。（凹凸） 1畫出由運放構成加法、減法、微分、積分運算的電路原理圖。（未知） 給出一差分電路，告訴其輸出電壓Y+和Y,求共模分量和差模分量。（未知） 給出一個查分運放，如何相位補償，并畫補償后的波特圖。（未知） 描述反饋電路的概念，列舉他們的應用。模擬電路 基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 平板電容公式(C=εS/4πkd)。（未知） 最基本的如三極管曲線特性。（仕蘭微電子） 負反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負反 饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用）（未知） 放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（凹凸） 基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優(yōu)缺 點，特別是廣泛采用差分結構的原因。（未知） 1畫差放的兩個輸入管。并畫出一個晶體管級的 運放電路。（未知） 1給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點 的 rise/fall時間。當RCT時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知） 1選擇電阻時要考慮什么？（東信筆試題） 1在CMOS電路中，要有一個單管作為開關管精確傳遞模擬低電平，這個單管你會用P管 還是N管，為什么？（仕蘭微電子） 給出多個mos管組成的電路求5個點的電壓。（仕蘭微電子） 2畫電流偏置的產(chǎn)生電路，并解釋。（華為面試題） 2晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期....) （華為面試題） 2LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（未知） 2求鎖相環(huán)的輸出頻率，給了一個鎖相環(huán)的結構圖。（未知） 3一電源和一段傳輸線相連（長度為L,傳輸時間為T），畫出終端處波形，考慮傳輸線 無損耗。（未知） 3微波電路的匹配電阻。（未知） 3實際工作所需要的一些技術知識(面試容易問到)。（未知） _______________________________________________________________________ 數(shù)字電路 同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關系。 什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。 同時在輸出端口應加一個上拉電阻。（未知） 解釋setup和hold time violation，畫圖說明，并說明解決辦法。建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。 保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。 建立時間(Setup Time)和保持時間（Hold time）。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。（仕蘭微 電子） 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。（南山之橋） 1MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋） 1給了reg的setup,hold時間，求中間組合邏輯的delay范圍。組合邏輯電路最大延 遲為T2max,最小為T2min。（華 為） 1給出某個一般時序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫出決 定最大時鐘的因素，同時給出表達式。（威盛VIA 上海筆試試題） 1一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點），全加器等等。（威盛VIA 上海筆試試題） 2化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（揚智電子筆試） 2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（Infineon筆 試） 畫出CMOS的圖，畫出towtoone mux gate。（飛利浦－大唐筆試） 3畫出Y=A*B+C的cmos電路圖。（飛利浦－大唐筆試） 3畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（未知） 3給一個表達式f=xxxx+xxxx+xxxxx+x