【正文】 ___位，數(shù)據(jù)線為_(kāi)____8______位。 與下圖真值表相對(duì)應(yīng)的邏輯門(mén)應(yīng)是 ____與門(mén) __________ 輸入 A B 輸出 F 0 0 0 0 1 0 1 0 0 1 1 1 已知 L=AC +B C，則 L 的反 函數(shù)為 F =_______。 ４、 將十進(jìn)制轉(zhuǎn)換為二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)： （ D) ＝（ B) ＝（ O) 寄存器分為 ____基本寄存器 ___________和 _______移位寄存器 _______兩種。 ２、 三態(tài)門(mén)的三種狀態(tài)是指 ___0____、 ___1___、 ____高阻 ___。（ √ ） 5 時(shí)序電路不含有記憶功能的器件。（ ） 用數(shù)據(jù)選擇器可實(shí)現(xiàn)時(shí)序邏輯電路。（ √ ） D 組： 時(shí)序邏輯電路在某一時(shí)刻的輸出狀態(tài)與該時(shí)刻之前的輸入信號(hào)無(wú)關(guān)。（ ） 。（ ） 2．三態(tài)門(mén)的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。 （ ） 邏輯電路如下圖所示，只有當(dāng) A=0， B=0 時(shí) Y=0 才成立。（ ） 基本的 RS 觸發(fā)器是由二個(gè)與非門(mén)組成。（ ） B組： 時(shí)序電路無(wú)記憶功能，組合邏輯電路有記憶功能。（ √ ） 有冒險(xiǎn)必然存在競(jìng)爭(zhēng)，有競(jìng)爭(zhēng)就一定引起冒險(xiǎn)。 A. 9 B. 10 C. 11 D. 12 二、 判斷題： A組： MP３音樂(lè)播放器含有 D/A 轉(zhuǎn)換器，因?yàn)橐獙⒋鎯?chǔ)器中的數(shù)字信號(hào)轉(zhuǎn)換成優(yōu)美動(dòng)聽(tīng)的模擬信號(hào) —— 音樂(lè)。 +1 以下各電路中， ( B )可以產(chǎn)生脈沖定時(shí)。 A、 13 B、 12 C、 6 D、 5 二輸入與非門(mén)當(dāng)輸入變化為 ( A )時(shí)，輸出可能有競(jìng)爭(zhēng)冒險(xiǎn)。 10．一個(gè)無(wú)符號(hào) 8 位數(shù)字量輸入的 DAC，其分辨率為 D 位。 8．八路數(shù)據(jù)分配器，其地址輸入端有 B 個(gè)。 =K=1 =0,K=1 =0,K=0 =1,K=0 6．多諧振蕩器可產(chǎn)生 B 。 D A．全部輸入是 0 0 0 1 4．存儲(chǔ) 8 位二進(jìn)制信息要 D 個(gè)觸發(fā)器。 B 一個(gè)完整的 VHDL 程序總是由庫(kù)說(shuō)明部分、實(shí)體和結(jié)構(gòu)體等三部分 構(gòu)成 C VHDL 程序中的實(shí)體部分是對(duì)元件和外部電路之間的接口進(jìn)行的描述，可以看成是定義元件的引腳 D 結(jié)構(gòu)體是描述元件內(nèi)部的結(jié)構(gòu)和邏輯功能 B 組： 微型計(jì)算機(jī)和數(shù)字電子設(shè)備中最常采用的數(shù)制是 （ A ） C. 十進(jìn)制 十進(jìn)制數(shù) 6 在 8421BCD 碼中表示為 （ B ） C. 0111 D. 1000 2 在圖 1 所示電路中，使 __AY? 的電路是 （ A ） A. ○ 1 B. ○ 2 C. ○ 3 D. ○ 4 接通電源電壓就能輸出矩形脈沖的電路是 （ D ） A. 單穩(wěn)態(tài)觸發(fā)器 B. 施密特觸發(fā)器 C. D 觸發(fā)器 D. 多諧振蕩器 多諧振蕩器有 （ C ） A. 兩個(gè)穩(wěn)態(tài) B. 一個(gè)穩(wěn)態(tài) C. 沒(méi)有穩(wěn)態(tài) D. 不能確定 已知輸入 A、 B 和輸出 Y 的波形如下圖所示，則對(duì)應(yīng)的邏輯門(mén)電路是 （ D ） A. 與門(mén) B. 與非門(mén) C. 或非門(mén) D. 異或門(mén) 下列電路中屬于時(shí)序邏輯電路的是 （ B ） A. 編碼器 B. 計(jì)數(shù)器 C. 譯碼器 D. 數(shù)據(jù)選擇器 在某些情況下，使組合邏輯電路產(chǎn)生了競(jìng)爭(zhēng)與冒險(xiǎn)，這是由于信號(hào)的 （ A ） A. 延遲 B. 超前 C. 突變 D. 放大 下列哪種觸發(fā)器可以方便地將所加數(shù)據(jù)存入觸發(fā)器，適用于數(shù)據(jù)存儲(chǔ)類(lèi)型的 時(shí)序電路 （ C ） A. RS 觸發(fā)器 B. JK 觸發(fā)器 C. D 觸發(fā)器 D. T 觸發(fā)器 電路和波形如下圖，正確輸出的波形是 （ A ） A. ○ 1 B. ○ 2 C. ○ 3 D. ○ 4 C 組： 1．十進(jìn)制數(shù) 25 用 8421BCD 碼表示為 B 。 A、有 B、無(wú) C、允許 D、不允許 ７、（ D ）觸發(fā)器可以構(gòu)成移位寄存器。 1 數(shù)字 電子技術(shù)試卷 一、 選擇題： A 組 ： ，下列接收端收到的校驗(yàn)碼中，（ A ）是不正確的 A、 00100 B、 10100 C、 11011 D、 11110 ２、某一邏輯函數(shù)真值表確定后，下面描述該函數(shù)功能的方法中，具有唯一性的是（ B ） A、邏輯函數(shù)的最簡(jiǎn)與或式 B、邏輯函數(shù)的最小項(xiàng)之和 C、邏輯函數(shù)的最簡(jiǎn)或與式 D、邏輯函數(shù)的最大項(xiàng)之和 ３、在下列邏輯電路中，不是組合邏輯電路的是（ D ） A、譯碼器 B、編碼器 C、 全加器 D、寄存器 ４、下列觸發(fā)器中沒(méi)有約束條件的是（ D ） A、基本 RS 觸發(fā)器 B、主從 RS 觸發(fā)器 C、同步 RS 觸發(fā)器 D、邊沿 D 觸發(fā)器 ５、 555 定時(shí)器不可以組成 D 。 觸發(fā)器 ６、編碼器（ A ）優(yōu)先編碼功能，因而（ C ）多個(gè)輸入端同時(shí)為１。 A、基本 RS 觸發(fā)器 B、主從 RS 觸發(fā) 器 C、同步 RS 觸發(fā)器 D、邊沿 D 觸發(fā)器 ８、速度最快的 A/D 轉(zhuǎn)換器是（ A ）電路 A、并行比較型 B、串行比較型 C、并－串行比較型 D、逐次比較型 某觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖所示，該觸發(fā)器應(yīng)是 ( C ) A. JK 觸發(fā)器 B. RS 觸發(fā)器 C. D 觸發(fā)器 D. T 觸發(fā)器 10.（電子專(zhuān)業(yè)作）對(duì)于 VHDL 以下幾種說(shuō)法錯(cuò)誤的是（ A ） A VHDL 程序中是區(qū)分大小寫(xiě)的。 0101 2. 當(dāng)邏輯函數(shù)有 n 個(gè)變量時(shí)，共有 D 個(gè)變量取值組合？ A. n B. 2n C. n2 D. 2n 3．在何種輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯 0。 3 5．欲使 JK 觸發(fā)器按 Qn + 1 = Q n 工作，可使 JK 觸發(fā)器的輸入端 A 。 7．在下列邏輯 電路中，不是組合邏輯電路的是 A 。 9． 8 位移位寄存器，串行輸入時(shí)經(jīng) D 個(gè)脈沖后， 8 位數(shù)碼全部移入寄存器中。 D 組： 下列四個(gè)數(shù)中，最大的數(shù)是（ B ） A、（ AF） 16 B、（ 001010000010） 8421BCD C、（ 10100000） 2 D、（ 198） 10 下列關(guān)于異或運(yùn)算的式子中，不正確的是（ B ） A、 A? A=0 B、 1??AA C、 A? 0=A D、 A? 1=A 下列門(mén)電路屬于雙極型的是（ A ） A、 OC 門(mén) B、 PMOS C、 NMOS D、 CMOS 對(duì)于鐘控 RS 觸發(fā)器，若要求其輸出“ 0”狀態(tài)不變，則輸入的 RS 信號(hào)應(yīng)為（ A ） A、 RS=X0 B、 RS=0X C、 RS=X1 D、 RS=1X 如圖所示的電路，輸出 F 的狀態(tài)是（ D ） A、 A B、 A C、 1 D、 0 AB+A 在四變量卡諾圖中有 ( B )個(gè)小格是“ 1”。 4 A. 01→ 10 B. 00→ 10 C. 10→ 11 D. 11→ 01 N 個(gè)觸發(fā)器可以構(gòu)成能寄存 ( B )位二進(jìn)制數(shù)碼的寄存器。 A. 多諧振蕩器 輸入至少 ( B )位數(shù)字量的 D/A 轉(zhuǎn)換器分辨率可達(dá)千分之一。（ √ ） 真值表、函數(shù)式、邏輯圖、卡諾圖和時(shí)序圖，它們各具有特點(diǎn)又相互關(guān)聯(lián)。（ ） 時(shí)序邏輯電路的特點(diǎn)是：電路任一時(shí) 刻的輸出狀態(tài)與同一時(shí)刻的輸入信號(hào)有關(guān)，與原有狀態(tài)沒(méi)有任何的聯(lián)系（ ） （電子專(zhuān)業(yè)作） FPGA 是現(xiàn)場(chǎng)可編程門(mén)陣列，屬于低密度可編程器件。 （ ） 在普通編碼器中，任何時(shí)刻都只允許輸入二個(gè)編碼信號(hào)，否則輸出將發(fā)生混亂。 （ √ ） A/D 轉(zhuǎn)換器是將數(shù)字量轉(zhuǎn)換為模擬量。 （ √ ） C組： 1．若兩個(gè)函數(shù)具有不同的邏輯函數(shù)式，則兩個(gè)邏輯函數(shù)必然不相等。（ ） 觸發(fā)器的特性方程為 Qn + 1 =D，與 Qn 無(wú)關(guān)，所以它沒(méi)有記憶功能。（ √ ） CP 控制。（ ） D 觸發(fā)器的特性方程為 Qn + 1 =D，與 Qn 無(wú) 關(guān) ，所 以 它 沒(méi) 有 記 憶 功 能 。（ ） 16 位輸入的二進(jìn)制編碼器，其輸出端有 4 位。（ ） 三、 填空題： A組： １、 數(shù)字電路按照是否有記憶功能通?？煞譃閮?類(lèi)： 組合邏輯電路 、 時(shí)序邏輯電路 。 ３、 實(shí)現(xiàn) A/D 轉(zhuǎn)換的四個(gè)主要步驟是 ___采樣 ___、 ___保持 __、 ___量化 __、 ___編碼 ____。 半導(dǎo)體 數(shù)碼顯示器的內(nèi)部接法有兩種形式：共 陽(yáng)極 接法和共 陰極 接法。 基本 RS 觸發(fā)器，若現(xiàn)態(tài)為 1， S＝ R＝０，則觸發(fā)狀態(tài)應(yīng)為 ____1___。 B組： 請(qǐng)將下列各數(shù)按從大到小的順序依次排列：（ 246） 8；（ 165） 10；（ 10100111） 2；（ A4） 16 （ 10100111） 2 （ 246） 8 （ 165） 10 （ A4） 16 邏輯函數(shù)有三種表達(dá)式： 邏輯表達(dá)式 、 真值表 、 卡諾圖 。 數(shù)據(jù)選擇器是一種 多個(gè) 輸入 單個(gè) 輸出的中等規(guī)模器件。 邏輯表達(dá)式為 ____ BACABCF ??? ，它存在 0 冒險(xiǎn)。 觸發(fā)器按邏輯功能可以分為 RS 、 D 、 JK 、 T 四種觸發(fā)器。 模數(shù)轉(zhuǎn)換電路包括 采樣 、 保持 、 量化