jk觸發(fā)器的設計-展示頁
2024-10-19 08:05本頁面
【正文】 兩個鎖存器構 成，有六個三輸入與非門與兩個二輸入與非門構成。 JK觸發(fā)器的設計 一、 JK觸發(fā)器的組成 在實際的數字系統(tǒng)中往往包含大量的存儲單元，而且經常要求他們在同一時刻同步動作，為達到這個目的，在每個存儲單元電路上引入一個時鐘脈沖（ CLK）作為控制信號，只有當 CLK 到來時電路才被 “ 觸發(fā) ” 而動作，并根據輸入信號改變輸出狀態(tài) ， 把這種在時鐘信號觸發(fā)時才能動作的存儲單元電路稱為觸發(fā)器 。觸發(fā)器是邊沿觸發(fā)工作，即只有在上升沿或者是下降沿到來時才會改變內部與輸出的電平。它有兩個數據輸入端 J、 K，一個時鐘脈沖 CLK，兩個置位 /復位端 DS 、 DR ，兩個輸出端 Q 與 Q 。當 DS =0， DR =1時，置位端有效， 1?Q ， 0?Q ，輸出置 1；當 DS =1， DR =0時，復位端有效， 0?Q ， 1?Q ，輸出端置 1；當 DS =1，DR =1時，置位與復位端都不起作用，觸發(fā)器正常工作。因此對于觸發(fā)器來說，只有當 CLK 的值由高電平變?yōu)榈碗娖降臅r候（即 CLK 的下降沿），觸發(fā)器被觸發(fā)， Q 的值會發(fā)生變化。 根據上述工作原理，我們可以列出 JK 觸發(fā)器的真值表： DS DR CLK J K )0(Q )0(Q Q Q 0 1 X X X X X 1 0 1 0 X X X X X 0 1 1 1 ↓ 0 0 0 1 0 1
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