【正文】 0。b0000。 always(indec) begin case(indec) 639。 output [3:0] qh,ql。 end end end endmodule 四． BCD 譯碼模塊 //由于計數(shù)使用的二進制，在輸出時便需要進行譯碼，轉(zhuǎn)換成大眾所熟悉的十進制表示 module BCDturn(indec,qh,ql)。 end else begin Q=Q+1。 end else if(EN) begin if(Q==C) begin Q=0。 5 always(posedge CLK) begin if(RE) begin Q=0。 reg [5:0]Q。 output [5:0]Q。 //EN=1 時進行計數(shù)， RE=1 時清零 input CLK,EN,RE。 end end end always(posedge FULL) //得到占空比 50%的分頻信號 begin Q=~Q。 end else begin c=c+1。b1}}) begin c=d。 FULL=0。 reg [13:0] c。 output Q。 //給 d 賦初始值 input CLK,EN,RE。 //b2 調(diào)節(jié)分鐘 4 assign b2=SET?SET:m1。 //模擬鐘擺 led_ u10 (CLK,LED_5)。d23,b4,h3)。 BCDturn u7(m2,QM1,QM0)。 //分 m2 計數(shù)，產(chǎn)生時進位 b3 counter u6(b2,EN,RE,639。d59,m1,s1)。d15884,clk1hz)。d16382,clk250hz)。d6384,clk1khz)。 wire [5:0] s1,m2,h3。 output [4:0] LED_5。 output OUT。 一． 頂層文件 module top( CLK,SET,EN,RE, //CLK==20M HZ SET 調(diào)節(jié)分鐘 LED_5,OUT, QH1,QH0,QM1,QM0,QS1,QS0 )。 1 江蘇科技大學電子信息學院 數(shù)字電子技術(shù)實驗 課 程 設 計 報 告 指導老師 : 李紹鵬 學 院 : 電子信息學院 班 級 : 11403022 學生（學號） : 孫磊（ 1140302219） 2 目 錄 課題 一 數(shù)字電子鐘 課題 二 交通燈控制邏輯電路設計 （注：由于 Quartusii 不支持中文輸入，但支持中文復制，所以以下代碼文字說明均為后期制作） 3 課題 一 數(shù)字電子鐘 任務 ：用文本法設計一個能顯示時、分、秒的數(shù)字電子鐘 要求 ： 20mhz 有源晶振電路產(chǎn)生標準信號的單元電路； 00~23 六十進制計數(shù)器，分、秒為 00~59 六十進制計數(shù)器； 、分、秒； ，調(diào)節(jié)分鐘的功能； ； ，整點報時的同時聲響電路發(fā)出叫聲； 、分、秒單元電路進行仿真并記錄。 本文利用 Verilog HDL 語言自頂向下的 設計方法設計多功能數(shù)字鐘，并通過仿真和下載，實現(xiàn)其基本功能。 input CLK,SET,RE,EN。 //OUT 報時 output [3:0] QH1,QH0,QM1,QM0,QS1,QS0。 wire clk1khz,clk250hz,clk1hz,m1,b2,b3,b4。 //分頻 Div u1(CLK,EN,RE,1439。 Div u2(clk1khz,EN,RE,1439。 Div u3(clk1khz,EN,RE,1439。 //秒 s1 計數(shù) ,產(chǎn)生分進位 m1 counter u4(clk1hz,EN,RE,639。 BCDturn u5(s1,QS1,QS0)。d59,b3,m2)。 //時 h3 計數(shù)，產(chǎn)生進位 b4 counter u8(b3,EN,RE,639。 BCDturn u9(h3,QH1,QH0)。 //整點報時 baoshi u11(QM1,QM0,QS1,QS0,OUT)。 endmodule 二． 分頻模塊 module Div(CLK,EN,RE,d,Q)。 i