【正文】 1 0 1 1 0 0 1 a2 0 a1 a0 并簡記為 H 漢明碼是能夠糾正單個錯誤的線性分組碼，其特點(diǎn)是：最小碼距 d0=3，碼長 n 與監(jiān)督位滿足 n=2r1 的關(guān)系，上述的 (7,4)線性分組碼就是一個漢明碼。經(jīng)計(jì)算可得 (7,4)碼的全部碼字，如表 21 所示。 現(xiàn)在以 (7,4)分組碼為例來說明線性分組碼的特點(diǎn)。 第 2 章 (7,4)漢明碼的原理 基本概念 線性分組碼是一類重要的糾錯碼，應(yīng)用很廣泛。以自頂向下的設(shè)計(jì)方法，使硬件設(shè)計(jì)軟件化，擺脫了傳統(tǒng)手工設(shè)計(jì)的眾多缺點(diǎn)。近幾十年來， EDA 技術(shù)獲得了飛速發(fā)展。在硬件電子電路設(shè)計(jì)領(lǐng)域中，電子設(shè)計(jì)自動化 (EDA)工具已成為主要的設(shè)計(jì)手段，而 VHDL 語言則是 EDA 的關(guān)鍵技術(shù)之一。 1能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 1高效的期間編程與驗(yàn)證工具。 使用 組合編譯方式可一次完成整體設(shè)計(jì)流程。 可使用 SignalTap Ⅱ 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 完備的電路功能仿真與時序邏輯分析。 LogicLock 增量設(shè)計(jì)方法 ,用戶可建立并優(yōu)化系統(tǒng) ,然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。與其它 EDA 軟件相比較 QuartusⅡ 軟件的特點(diǎn)主要包括 : 可利用原理圖、結(jié)構(gòu)框圖、 Verilog HDL、 AHDL 和 VHDL 完成電路描述 ,并將其保存為設(shè)計(jì)實(shí)體文件。 ?/P Quartus Ⅱ 設(shè)計(jì)軟件提供完整的多平臺設(shè)計(jì)環(huán)境，可以很輕松地滿足特定設(shè)計(jì)的需要。在介紹（ 7， 4）漢明碼編碼和譯碼原理的基礎(chǔ)上 ,設(shè)計(jì)出了（ 7， 4）漢明碼的編碼器和譯碼器，寫出了基于 VHDL 實(shí)現(xiàn)的源 程序 ,并通過 QUARTUSⅡ 軟件進(jìn)行仿真驗(yàn)證。它屬于線性分組碼，由于漢明碼的抗干擾能力較強(qiáng)，至今仍是應(yīng)用比較廣泛的一類碼。目前， VHDL 語言已經(jīng)成為 EDA 的關(guān)鍵技術(shù)之一， VHDL 是一種全方位的硬件描述語言 ,具有極強(qiáng)的描述能力 ,能支持系統(tǒng)行為級、寄存器傳輸級和邏 輯門級三個不同層次的設(shè)計(jì) ,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述 ,覆蓋面廣 ,抽象能力強(qiáng) ,因此在實(shí)際應(yīng)用中越來越廣泛。隨著 EDA 技術(shù)的深入發(fā)展基于硬件描述語言的方法將有取代傳統(tǒng)手工設(shè)計(jì)方法的趨勢。它以計(jì)算機(jī)為平臺，根據(jù)硬件描述語言 VHDL，自動地完成邏輯編譯、化簡分割、綜合及優(yōu)化，布局布線， 仿真 直至對特定目標(biāo)芯片的適配編譯，邏輯映射和編程下載等工作。 1 (7,4)漢明碼編解碼器的設(shè)計(jì) 序 言 VHDL 語言具有功能強(qiáng)大的語言結(jié)構(gòu)，可用明確的代碼描述復(fù)雜的控制邏輯 設(shè)計(jì) ，并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用的元件的生成。近幾十年來， EDA 技術(shù)獲得了飛速發(fā)展。以自頂向下的設(shè)計(jì)方法，使硬件設(shè)計(jì)軟件化，擺脫了傳統(tǒng)手工設(shè)計(jì)的眾多缺點(diǎn)。 EDA ( Elect ronics Design Automation) 技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)飛速發(fā)展應(yīng)運(yùn)而生的一種高級、快速、有效的電子設(shè)計(jì)自動化工具。 漢明碼是在原編碼的基礎(chǔ)上附加一部分代碼，使其滿足糾錯碼的條件。 本文用 VHDL 語言實(shí)現(xiàn)了（ 7， 4）漢明碼的編碼和譯碼，并通過實(shí)例來說明利用 VHDL 語言實(shí)現(xiàn)數(shù)字系統(tǒng)的過程。 第 1 章 QuartusⅡ 與 VHDL 簡介 QuartusⅡ 軟件簡介 QuartusⅡ 是 Altera 公司推出的 CPLD/FPGA 的開發(fā)工具， QuartusⅡ 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性。 2 它是可編程片上系統(tǒng) (SOPC)設(shè)計(jì)的綜合性環(huán)境，擁有 FPGA 和 CPLD 設(shè)計(jì)的所有階段的解決方案。 芯片 (電路 )平面布局連線編輯。 功能強(qiáng)大的邏輯綜合工具。 定時 /時序分析與關(guān)鍵路徑延時分析。 支持軟件源文件的添加和創(chuàng)建 ,并將它們鏈接起來生成編程文件。 自動定位編譯錯誤。 1可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 VHDL 簡介 “VHDL 設(shè)計(jì) ” 作為信息類專業(yè)新開出的一門重要的專業(yè)課，相對于傳統(tǒng)課程具有內(nèi)容新、發(fā)展快、應(yīng)用性強(qiáng)等特點(diǎn)。 VHDL 語言具有功能強(qiáng)大的語言結(jié)構(gòu)，可用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)，并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用的元件的生成。它以計(jì)算機(jī) 3 為平臺，根據(jù)硬件描述語言 VHDL，自動地完成邏輯編譯、化簡分割、綜合及優(yōu)化，布局布線，仿真直至對特定目標(biāo)芯片的適配編譯，邏輯映射和編程下載等工作。隨著 EDA 技術(shù)的深入發(fā)展基于硬件描述語言的方法將有取代傳統(tǒng)手工設(shè)計(jì)方法的趨勢。在（ n， k）分組碼中，若 督元是按線性關(guān)系相加而得到的，則稱其為線性分組碼。設(shè)其碼字為 A=[a6， a5， a4， a3， a2，a1， a0]，其中前 4 位是信息元，后 3 位是監(jiān)督元，可用下列線性方程組來描述該分組碼，產(chǎn)生監(jiān)督元： a2 = a6 + a5 + a4 a1 = a6 + a5 + a3 （ ） a0 = a6 + a4 + a3 顯然，這 3 個方程是線性無關(guān)的。 表 21 (7,4)碼的全部碼字 ?/P 序 號 碼 字 序 號 碼 字 信 息碼元 監(jiān) 督 元 信 息碼元 監(jiān) 督 元 0 0 0 0 0 0 0 0 8 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 9 1 0 0 1 1 0 0 2 0 0 1 0 1 0 1 10 1 0 1 0 0 1 0 4 3 0 0 1 1 1 1 0 11 1 0 1 1 0 0 1 4 0 1 0 0 1 1 0 12 1 1 0 0 0 0 1 5 0 1 0 1 1 0 1 13 1 1 0 1 0 1 0 6 0 1 1 0 0 1 1 14 1 1 1 0 1 0 0 7 0 1 1 1 0 0 0 15 1 1 1 1 1 1 1 不難看出，上述 (7,4)碼的最小碼距 d0=3，它能糾 1 個錯或檢 2 個錯。 監(jiān)督矩陣 H 式（ ）所示 (7,4)漢明碼的 3 個監(jiān)督方程改寫后可用矩陣形式表示為 a6 a5 1 1 1 0 1 0 0 a4 0 1 1 0 1 0 1 0 AT=0T 或 A H 矩陣可以分成 2部分 1 1 1 0 1 0 0 5 H = 1 1 0 1 0 1 0 =[P Ir] （ ） 1 0 1 1 0 0 1 H 生成矩陣 G 把監(jiān)督方程補(bǔ)充完整并改寫為矩陣形式 a6 1 0 0 0 a5 0 1 0 0 a4 0 0 1 0 a6 a3 = 0 0 0 1 G （ ） 其中 1 0 0 0 1 1 1 0 1 0 0 1 1 0 G = 0 0 1 0 1 0 1 （ ） 6 0 0 0 1 0 1 1 G 稱為生成矩陣，由 G 和信息組就可以產(chǎn)生全部碼字。接收碼組B=[ bn— 1,bn— 2,?,b1,b0 ],收發(fā)碼組之差定義為錯誤圖樣 E，即 E = B A () 令 S = BHT，稱為伴隨式或校正子。 表 22(7,4)漢明碼 S 與 E 的對應(yīng)關(guān)系 序 號 錯誤 碼位 E S e6 e5 e4 e3 e2 e1 e0 s2 s1 s0 0 / 0 0 0 0 0 0 0 0 0 0 1 b0 0 0 0 0 0 0 1 0 0 1 2 b1 0 0 0 0 0 1 0 0 1 0 3 b2 0 0 0 0 1 0 0 1 0 0 4 b3 0 0 0 1 0 0 0 0 1 1 7 5 b4 0 0 1 0 0 0 0 1 0 1 6 b5 0 1 0 0 0 0 0 1 1 0 7 b6 1 0 0 0 0 0 0 1 1 1 第 3 章 (7,4)漢明碼編解碼器的設(shè)計(jì) (7,4)漢明碼的編碼思路及程序設(shè)計(jì) (7,4)漢明碼的編碼思路 (7,4)漢明碼的編碼就是將輸入的四位信息碼編成七位的漢明碼，即加入三位監(jiān)督位。G 可知，信息碼與生成矩陣 G 的乘積就是編好以后的 (7,4)漢明碼，而生成矩陣 G 又是已知的，由式（ ）得 1 0 0 0 1 1 1 0 1 0 0 1 1 0 G = 0 0 1 0 1 0 1 （ ） 0 0 0 1 0 1 1 所以，可以得出如下方程組 a6 = a6 a5 = a5 a4 = a4 a3 = a3 () a2 = a6 + a5 + a4 a1 = a6 + a5 + a3 a0 = a6 + a4 + a3 根據(jù)式 ()就可以編出編碼程序了。 首先，輸入信息碼 a3a2a1a0，即使用以下語句： port(a:in std_logic_vector(3 downto 0)。 b(1)=a(3) xor a(2) xor a(0)。 最后，將算好的監(jiān)督位與原來輸入的信息碼一起輸出，這樣，編碼程序就算完成了。 9 由于生成矩陣 G 是已知的，所以根據(jù)式（ ） G = [Ik Q] ，可以得到矩陣 Q 的值 1 1 1 Q = 1 1 0 = PT （ ） 1 0 1 0 1 1 那么 1 1 1 0 P = 1 1 0 1 （ ） 1 0 1 1 而監(jiān)督矩陣 H 與 PT 又存在一定的關(guān)系，即 H =[P Ir] （ ） 那么就可以算出監(jiān)督矩陣 H 的值，即 1 1 1 0 1 0 0 H = 1 1 0 1 0 1 0 （ ） 1 0 1 1 0 0 1 所以 1 1 1 1 1 0 1 0 1 HT = 0 1 1 （ ） 1 0