【摘要】目錄1引言.................................................................1課題研究的背景與意義...............................................1課題的研究現(xiàn)狀..............................
2025-05-19 19:20
【摘要】摘要FPGA是現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray)的簡(jiǎn)稱。它具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性,又有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn),因此已在現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來(lái)越廣泛的應(yīng)用。VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力,能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述,從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù),提高了設(shè)計(jì)效率和可靠性。論文著重使用V
2025-07-06 17:17
【摘要】課程設(shè)計(jì)任務(wù)書學(xué)生姓名:專業(yè)班級(jí):指導(dǎo)教師:工作單位:題目:基于MATLAB的信號(hào)調(diào)制與解調(diào)初始條件:軟件常規(guī)幅度調(diào)制、單邊帶幅度調(diào)制以
2024-11-29 21:19
【摘要】ShaanxiUniversityofTechnology通信工程專業(yè)課程設(shè)計(jì)Ⅱ題目2FSK調(diào)制與解調(diào)系統(tǒng)設(shè)計(jì)學(xué)生姓名學(xué)號(hào)所在院(系)陜西理工學(xué)院電信工程系專業(yè)班級(jí)指導(dǎo)教師完成地點(diǎn)陜西理工
2025-07-08 18:48
【摘要】天津理工大學(xué)計(jì)算機(jī)與通信工程學(xué)院通信工程專業(yè)設(shè)計(jì)說(shuō)明書基于Matlab/Simulink的2FSK調(diào)制解調(diào)仿真設(shè)計(jì)與研究目錄摘要
2024-11-19 21:57
【摘要】FPGA/CPLD課程設(shè)計(jì)報(bào)告[FSK調(diào)制解調(diào)器設(shè)計(jì)] 學(xué)生姓名:XX 學(xué)生學(xué)號(hào):200XXXXXX 院(系):電氣信息工程學(xué)院 年級(jí)專業(yè):20XX級(jí)電子信息工程 指導(dǎo)老師:XXXXX
2025-01-25 13:42
【摘要】EDA課程設(shè)計(jì)題目:基于VHDL的串口設(shè)計(jì)院系:機(jī)電學(xué)院班級(jí):電氣103姓名:張明軍學(xué)號(hào):20200744113日期:—
2024-11-24 15:02
【摘要】XXX大學(xué)畢業(yè)設(shè)計(jì)(論文)防盜報(bào)警的設(shè)計(jì)年級(jí):xxx級(jí)■本科學(xué)生學(xué)號(hào):xxx學(xué)生姓名:xxx指導(dǎo)教師:xxx學(xué)生單位:信息工程學(xué)院技術(shù)職稱:講師學(xué)生專
2025-05-19 19:00
【摘要】EDA設(shè)計(jì)論文題目基于VHDL秒表設(shè)計(jì)學(xué)院信息科學(xué)與工程學(xué)院專業(yè)電子信息工程班
2025-05-19 19:07
【摘要】12/24小時(shí)數(shù)字鐘設(shè)計(jì)頂層圖12/24小時(shí)數(shù)字鐘設(shè)計(jì)頂層圖PIN_91VCCcontrl12_24INPUTPIN_90VCCS_HINPUTPIN_89VCCS_MINPUTPIN_88VCCS_SINPUTPIN_22VC
2025-05-19 19:10
【摘要】1數(shù)字時(shí)鐘設(shè)計(jì)姓名唐浩月學(xué)號(hào)2903101013日期2021/7/3地點(diǎn)科A3042【摘要】本實(shí)驗(yàn)旨在用數(shù)字型號(hào)設(shè)計(jì)出時(shí)鐘,并使用Modelsim進(jìn)行仿真?!菊摹咳蝿?wù)指標(biāo)對(duì)于時(shí)鐘信號(hào),最
2025-05-19 18:55
【摘要】編號(hào):03063014南陽(yáng)師范學(xué)院2021屆畢業(yè)生畢業(yè)論文(設(shè)計(jì))題目:基于EDA技術(shù)的2FSK調(diào)制與解調(diào)完成人:班級(jí):2021-03
2024-12-15 19:32
【摘要】I摘要FPGA是現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray)的簡(jiǎn)稱。它具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性,又有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn),因此已在現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來(lái)越廣泛的應(yīng)用。VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力,能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述,從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)
2024-12-14 16:35
【摘要】基于FPGA的FSK調(diào)制解調(diào)設(shè)計(jì)畢業(yè)設(shè)計(jì)(論文)摘要FPGA是現(xiàn)場(chǎng)可編程門陣列FieldProgrammableGateArray的簡(jiǎn)稱。它具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性,又有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn),因此已在現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來(lái)越廣泛的應(yīng)用。VHDL
2024-12-11 11:07
【摘要】1電子科技大學(xué)電子綜合實(shí)驗(yàn)論文2論文主題:基于VHDL的秒表設(shè)計(jì)所在學(xué)院:電子工程學(xué)院所屬專業(yè):電磁場(chǎng)與無(wú)線技術(shù)學(xué)生姓名:王立學(xué)生學(xué)號(hào):2021020210027提交日期:
2025-05-19 19:12