8路搶答器控制5元-文庫(kù)吧資料
2024-12-15 10:37本頁(yè)面
【正文】 能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號(hào)，同時(shí)譯碼顯示電路顯示編號(hào)；二是禁止其他選手按鍵操作無(wú)效。 編譯、管腳設(shè)置 程序輸入完成后，經(jīng)“ MAX+PLUSE II”中的“ Compiler”菜單編譯，以驗(yàn)證設(shè)計(jì)結(jié)果是否符合要求，如果有問(wèn)題，則返回原設(shè)計(jì)文件再次進(jìn)行修改，直到正確為止。 【蜂鳴器輸出】 a=0000110WHEN g=00000001ELSE 【數(shù)碼管輸出顯示 1】 ?? 【數(shù)碼 27輸出代碼略】 1111111WHEN g=10000000ELSE 【數(shù)碼管輸出顯示 8】 1111110。 END PROCESS。 h=s(0)OR s(1)OR s(2)OR s(3)OR s(4)OR s(5)OR s(6)OR s(7)。139。139。139。139。139。139。139。139。139。139。 【鎖存按鍵 1狀態(tài)】 END IF。) 【判斷按鍵 1是否按下】 THEN g(0)=39。OR g(7)=39。OR g(6)=39。OR g(5)=39。OR g(4)=39。OR g(3)=39。OR g(2)=39。)AND NOT(g(1)=39。 OR g(0)=39。) THEN IF(s(7)=39。EVENT AND clk=39。 g=00000000。) THEN【判斷主持人復(fù)位鍵是否按下，若按下，則清零】 h=39。 BEGIN 7 PROCESS (s,reset,clk)【并行語(yǔ)句三個(gè)敏感信號(hào)】 BEGIN IF(reset=39。 構(gòu)造體部分 VHDL代碼： ARCHITECTURE a OF barenqiangda IS SIGNAL g: STD_LOGIC_VECTOR(7 downto 0)。【蜂鳴器輸出管腳定義】 END barenqiangda。 【主持人復(fù)位和脈沖管腳定義】 a: OUT STD_LOGIC_VECTOR(0 downto 6)。 8路搶答器實(shí)體部分的 VHDL代碼： ENTITY barenqiangda IS PORT(s: IN STD_LOGIC_VECTOR(7 downto 0)。輸入端口包括 1個(gè)脈沖端口、 1個(gè)主持人控制端口和 8人搶答端口。對(duì)于一個(gè)電路模塊或者數(shù)字系統(tǒng)而言，定義了外部端口后，一旦內(nèi)部功能算法完成后，其他系統(tǒng)可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng)，而不必知道其內(nèi)部結(jié)構(gòu)和算法。 本設(shè)計(jì)采用用 Altera公司 MAX7000S系列的 EPM7128SLC8415來(lái)實(shí)現(xiàn)。 MAX+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最容易的 EDA軟件。 [八路搶答器原理圖 ] 八路搶答器電路工作原理 : 輸入鎖存 當(dāng)八路鎖存器 74ls373 的 s 端為高電平時(shí)，鎖存器輸入端 (1D8D)的電平能直接送到相應(yīng)的輸出端 1Q8q 當(dāng) S 端由高電平變到低電平時(shí)，鎖存器鎖存，即輸入端電平不能送到輸出端，各輸出端保持鎖存前的電平 .先將開(kāi)關(guān) K 置于 2，此時(shí) 74LS373 的 S 端為高電平，其各輸入端的高電平直接送到各相應(yīng)的輸出端， 從而使八輸入端與非門 74LS373 的八個(gè)輸入端均為高電平，導(dǎo)致其輸出為低電平，經(jīng)非門 1后變成高電平，再由或門送到 74LS373 的 S 控制端，然后將開(kāi)關(guān) K 置于 1， 5 這時(shí)由于或門的另一輸入仍為高電平，故 S 控制端仍保持高電平，當(dāng)八個(gè)按鈕開(kāi)關(guān) AN0NA7 中有一個(gè)先按下時(shí)，其對(duì)應(yīng)的 D 端變?yōu)榈碗娖剑说碗娖浇?jīng)鎖存器送到相應(yīng)的 Q 輸出端，這時(shí) 74LS 的八個(gè)輸入端中因有一個(gè)端變低電平，所以它的輸出端變?yōu)楦唠娖?，?jīng)非門 1 和或門后，使 s控制端由高電平變成 低電平， 74LS373 執(zhí)行鎖存功能，如果這時(shí) 還有按鈕按下，鎖存器對(duì)應(yīng)的輸出端電平也不會(huì)變 . [八路搶答器電路圖 ] 編碼和譯碼顯示 74LS74LS 為輸入低電平有效和輸出低電平有效，即當(dāng) I0 端為低電平而其它輸入端為高電平時(shí)，輸出端 Y2,Y1,Y0 均為高電平， I1 端為低電平而其它輸入端為高電平時(shí)， Y2,Y1 端均為高電平， Y0 端為低電平，以此類推鎖存在鎖存器輸出端的低電平送到 74LS148，由 74LS148 進(jìn)行編碼，編成的二進(jìn)制代碼電平經(jīng)非門 2 3 4分別倒相后，送到 BCD 碼七段譯碼驅(qū)動(dòng)器 74LS247 再由 74LS247 輸出端送出驅(qū)動(dòng)電平驅(qū)動(dòng)共陽(yáng)極七段數(shù)碼管 5EF105 顯示相應(yīng)的數(shù)字，如 I0 端為低電平時(shí)，顯示0。 八路搶答器原理圖如下 圖所示，看起來(lái)其實(shí)也很簡(jiǎn)單的。本八路搶答器論文中關(guān)于原理的分析內(nèi)容均為單片機(jī)教程網(wǎng)，工作人員得出如有錯(cuò)誤請(qǐng)指正。 控制部分是 EDA設(shè)計(jì)的核心部分，用硬件描述語(yǔ)言（ VHDL）來(lái)描述數(shù)
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