【正文】 他公司也提 供了許多單路或雙路電源電壓供電芯片。 I/O 設(shè)備的電源電壓（ DVdd）一般是 ， CPU 的內(nèi)核工作電壓（ CVdd）是 、 或 甚至更低。 供電系統(tǒng)設(shè)計 現(xiàn)在的 DSP 均向著低電源電壓、低功耗方向發(fā)展，工作電壓為 甚至更低。 1234 5678V c cM A X 7 0 7W D I/ R SXFTMS320C54X 圖 3— 5 專用復(fù)位芯片 MAX706 組成的復(fù)位電路 圖 但考慮到成本因素，本系統(tǒng)選用了 RC 復(fù)位電路，如果在要求較高的系統(tǒng)里面就應(yīng)該選擇 專用復(fù)位芯片了。如 MAX1691 內(nèi)含有一個 3V、 125mA/h 的鋰電池，具有對 CMOS、 SRAM、或 EEPROM寫保護以及看門狗等功能。而 MAX6316/MAX6317/MAX6320 還具有用戶可選定門限電壓、輸出結(jié)構(gòu)、復(fù)位時間延遲和看門狗定時延遲等多種可選功能?？撮T狗的記數(shù)時間是可以選擇的。 （ 2）看門狗功能 看門狗用來監(jiān)視微處理器的狀態(tài)。大多數(shù) SOT 封裝的復(fù)位芯片可提供 5 種標準的復(fù)位門限。低電 平復(fù)位輸出的芯片工作原理是：當電源電壓低于復(fù)位門限時，復(fù)位輸出電平由高變低 ，并一直保持低電平直至電源電壓高于復(fù)位門限且延遲了一個固定的復(fù)位脈沖寬度時間之后才變?yōu)楦唠娖?。下面對這些功能作一簡單介紹。該功能可以通過一個手動開關(guān)來實現(xiàn)。復(fù)位門限選擇范圍 — ，步長為 100mV。其中， 3只引腳的監(jiān)控復(fù)位芯片僅提供復(fù)位功能，其復(fù)位輸出方式和復(fù)位門限均可選擇。 由于 DSP 系統(tǒng)的時鐘頻率較高 ，在運行中極易產(chǎn)生干擾和被干擾，甚至出現(xiàn)掉電和死機現(xiàn)象，因此在 C54x 應(yīng)用系統(tǒng)中一般都不采用這種RC復(fù)位電路，而使用性能全、價格低和可靠性高的集成自動監(jiān)控復(fù)位芯片電路。但其功耗較大，可靠性差；當電源出現(xiàn)瞬態(tài)降落時，由于 RC 的響應(yīng)速度較慢，無法產(chǎn)生符合要求的復(fù)位脈沖。工作中復(fù)位則要求復(fù)位的低電平至少保持 6 個時鐘周期，以使芯片的初始化能夠正確完成。這段低電平時間應(yīng)該大于系統(tǒng)的晶體振蕩器啟振時間，以便避開振蕩器啟振時的非線性特性對整個系統(tǒng)的影響。 在設(shè)計復(fù)位電路時，一般應(yīng)考慮兩種復(fù)位需求：一種是上電復(fù)位；另一種是工作中的復(fù)位。當復(fù)位發(fā)生時， DSP 終止程序運行，并使程序計數(shù)器 PC 復(fù)位為 0FF80H，地址總線也變成 0FF80H，數(shù)據(jù)總線為高阻， /PS、 /MSTRB 和 R//W 等信號為高電平。 圖 內(nèi)部振蕩電路 圖 圖 晶體振蕩電路 圖 復(fù)位電路設(shè)計 C54X DSP 可以通過復(fù)位引腳 /RS 使‘ C54X 復(fù)位到一個已知狀態(tài)。由于此種方法簡單方便，系統(tǒng)設(shè)計一般采用此種方法。電容 C C2通常在 0— 30pF 之間選擇，它們可對時鐘頻率起到微調(diào)作用。一種是利用芯片內(nèi)部的振蕩電路與 XX2/CLK引腳之間連接的一只晶體和兩個電容組成并聯(lián)諧振電路如圖 。 E M U 0E M U 1T R S TT M ST D IT D OT C K仿真器接頭E M U 0E M U 1/ T R S TT M ST D IT D OT C KT C K R E TG N DG N DG N DG N DP D ( V c c )V c cV c cTMS320C5402123457891011 121314 圖 距離大于 時加入緩沖驅(qū)動器 圖 E M U 0E M U 1T R S TT M ST D IT D OT C K仿真器接頭E M U 0E M U 1/ T R S TT M ST D IT D OT C KT C K R E TG N DG N DG N DG N DP D ( V c c )V c cV c cTMS320C5402123457891011 121314 如圖 距離小于 時不加緩沖驅(qū)動器 圖 第 13 頁 共 27 頁 167。當二者距離小于 時，如圖 所示，它們之間可以不加緩沖驅(qū)動器。仿真頭上信號連接關(guān)系如圖 所示，其中主要引腳 TDI 和 TDO 是測試數(shù)據(jù)的輸入和輸出， TMS 是測試模式選擇， TCK 和 TCK— RET 是測試時鐘的輸出和返回。 IEEE 標準公布后， TI 公司為其以后的 DSP器件均設(shè)置符合國際標準的 JTAG 邏輯測試口，通過 JTAG 測試口訪問和調(diào)試 TI DSP 芯片。其原理是在芯片的輸入 /輸出引腳內(nèi)部安排存儲單元，用來保存引腳狀態(tài)，并在內(nèi)部將這些存儲單元連接在一起，通過一個輸入腳 TDI引入和一個輸出腳 TDO 引出。邊界掃描就是對含有JTAG 邏輯的集成電路芯片邊界引腳（外引腳）通過軟件完全控制和掃描觀察其狀態(tài)的方法。 JTAG 在線仿真調(diào)試接口電路設(shè)計 JTAG（ Joint test access group）標準，是國際電氣和電子工程師協(xié)會 IEEE 1990 年公布得 標準。 一旦 McBSP 初始化完畢，每一次數(shù)據(jù)單元的傳輸都會觸發(fā)相應(yīng)的中斷，可以在中斷服務(wù)程序中完成 DXR 的寫入或是 DRR 的讀出。如果 FSGM=0，將在每次 DXR 向 XSR 中復(fù)制數(shù)據(jù)時產(chǎn)生幀同步， /FRST 位無效。 8) 使幀信號主控端退出復(fù)位態(tài)。 7) 如果發(fā)送端不是幀信號主控端（幀同步由外部輸入），設(shè)置 /XRST=1 或 第 11 頁 共 27 頁 /RRST=1，使之退出復(fù)位態(tài)，此時作為從屬的收發(fā)端已準備好接收幀同步信號。 5) 在中斷選擇寄存器中，映射 XINT0/1 和（或） RINT0/1 中斷。如果McBSP 收發(fā)部分的時鐘和幀同步信號都是由外部輸入，則這一步可省略。注意不要改變第一步設(shè)置的位。如果在此之前芯片曾復(fù)位，則這步可省略。 如果采用中斷方式，需設(shè)置 SPCR 寄存器的（ R/X） INTM=00B，這樣當 DRR寄存器中數(shù)據(jù)已經(jīng)準備好或可以向 DXR中寫入數(shù)據(jù)時允許 McBSP產(chǎn)生中斷。 McBSP 中各個模塊的啟動 /激活次序?qū)Υ诘恼２僮鳂O為重要。所有計數(shù)器及狀態(tài)標志均被復(fù)位，包括接收狀態(tài)標志 RFULL、 RRDY 及 RSYNCERR；發(fā)送狀態(tài)標志 /XEMPTY、 XRDY、及 XSYNCERR。設(shè)置/XRST=/RRST=0 將分別使發(fā)送和接收復(fù)位， /GRST 將使采樣率發(fā)生器復(fù)位。當向 SPSDx 寫入數(shù)據(jù)時，數(shù)據(jù)送入前面子地址寄存器中所指定的內(nèi)嵌數(shù)據(jù) 第 10 頁 共 27 頁 寄存器；當從 SPSDx 讀取數(shù)據(jù)時，也接入前面子地址寄存器中所指定的內(nèi)嵌數(shù)據(jù)寄存器。這種方法的好處是可以將多個寄存器映射到一個較小的存儲器空間。復(fù)接器由子塊地址寄存器（ SPSAx）控制。 CPU 位或 DMA控制器可以對其余的寄存器進行操作，這些寄存器及其地址映射列于表 表 地址 子地址 名稱縮寫 寄存器名稱 McBSP0 McBSP1 McBSP2 RBR[1,2] 接收移位寄存器 1， 2 RSR[1,2] 接收緩沖寄存器 1， 2 第 9 頁 共 27 頁 XSR[1,2] 發(fā)送移位寄存 器 1， 2 0020H 0040H 0030H DRR2x 數(shù)據(jù)接收寄存器 2 0021H 0041H 0031H DRR1x 數(shù)據(jù)接收寄存器 1 0022H 0042H 0032H DXR2x 數(shù)據(jù)發(fā)送寄存器 2 0023H 0043H 0033H DXR1x 數(shù)據(jù)發(fā)送寄存器 1 0038H 0048H 0034H SPSAx 子地址寄存器 0039H 0049H 0035H 0000H SPCR1x 串口控制寄存器 1 0039H 0049H 0035H 0001H SPCR2x 串口控制寄存器 2 0039H 0049H 0035H 0002H RCR1x 接收控制寄存器 1 0039H 0049H 0035H 0003H RCR2x 接收控制寄存器 2 0039H 0049H 0035H 0004H XCR1x 發(fā)送控制寄存器 1 0039H 0049H 0035H 0005H XCR2x 發(fā)送控制寄存器 2 0039H 0049H 0035H 0006H SRGR1x 采樣率發(fā)生寄存器 1 0039H 0049H 0035H 0007H SRGR2x 采樣率發(fā)生寄存器 2 0039H 0049H 0035H 0008H MCR1x 多通道寄存器 1 0039H 0049H 0035H 0009H MCR2x 多通道寄存器 2 0039H 0049H 0035H 000AH RCERAx 接收通道使能寄存器 A 0039H 0049H 0035H 000BH RCERBx 接收通道使能寄存器 B 0039H 0049H 0035H 000CH XCERAx 發(fā)送通道使能寄存器 A 0039H 0049H 0035H 000DH XCERBx 發(fā)送通道使 能寄存器 B 0039H 0049H 0035H 000EH PCRx 引腳控制寄存器 McBSP 通過一系列存儲器映射控制寄存器來進行配置和操作，采用子地址尋址方式。這個過程允許內(nèi)部或外部數(shù)據(jù)通信同時進行。如圖 所示，數(shù)據(jù)發(fā)送過程為：首先寫數(shù)據(jù)于數(shù)據(jù)發(fā)送寄存器 DXR[1， 2]，然后通過發(fā)送移位寄存器 XSR[1， 2]將數(shù)據(jù)經(jīng)引腳 DX移出發(fā)送。 第 8 頁 共 27 頁 DRDXC L K XC L K RFSXFSRC L K SRIN T X IN T RE V T X E V T RE V T A X E V T A時鐘和幀同步信號發(fā)生和控制多通道選擇RS RXSRRBR擴展壓縮D RRDXRS P CRRCRX CRS RG RP CRM CRRCE RX CE R 圖 內(nèi)部結(jié)構(gòu) 圖 在時鐘信號和幀同步信號的控制下，接收和發(fā)送通過 DR 和 DX 引腳與外 部器件直接通信。 McBSP 的引腳功能如表 表 McBSP 的引腳功能 表 McBSP 控制模塊包括內(nèi)部時鐘發(fā)生器、幀同步信號發(fā)生器以及控制電路和多通道選擇 4部分。 （ 1） McBSP 特點 C54X的多通道帶緩沖串口 McBSP是在標準串行口的基礎(chǔ)上發(fā)展起來的， McBSP特點如下： ? 全雙工通信； ? 雙緩沖發(fā)送和三緩沖接收數(shù)據(jù)寄存器，允許連續(xù)的數(shù)據(jù)流； ? 獨立的收發(fā)幀信號和時鐘信號； ? 可以與工業(yè)標準的編 /解碼器、 AICS（模擬接口芯片）以及其他串行 A/D、 D/A芯片接口； ? 數(shù)據(jù)傳輸可以用外部時鐘，也可由內(nèi)部可編程時鐘產(chǎn)生； ? 當利用 DMA 為 McBSP 服務(wù)時，串行口數(shù)據(jù)讀 /寫具有自動緩沖能力； ? 支持多種方式的傳輸接口； ? 可與 128 個通道進行收發(fā)； ? 支持傳輸?shù)臄?shù)據(jù)字長可以是 8 位、 12位、 16 位、 20位、 24 位、或 32位； 第 7 頁 共 27 頁 ? 內(nèi)置 u 律和 A律硬件壓擴； ? 對 8位數(shù)據(jù)的傳輸，可選擇 LSB 先傳或 MSB 先傳； ? 可設(shè)置幀同步信號和數(shù)據(jù)時鐘信號的極性； ? 內(nèi)部傳輸時鐘和幀同步信號的可編程發(fā)生器。 McBSP 多通道緩沖串口 C54X 提供高速、雙向、多通道帶緩沖串口 McBSP(Multichannel buffered serial port)。如圖 所示為 TLC320AD50 與TMS320C5402 DSP 的連接。因此使用時方便靈活。 TLC320AD50 具有如下特征： （ 1） 要求直流 的數(shù)字供電和直流 5V 的模擬供電 （ 2） 同步串行接口 （ 3） 要求一階抗混疊濾波器 第 5 頁 共 27 頁 （ 4） 2 補碼數(shù)據(jù)格式的 88 dB 動態(tài)范圍的 ADC 和 DAC （ 5） 可編程的 ADC 和 DAC 轉(zhuǎn)換率 （ 6） 可編程的輸入和輸出增益控制 （ 7） 最大轉(zhuǎn)換速率為 可以使用同步串行口來發(fā)送控制配置和執(zhí)行參數(shù)的信息，并由多個數(shù)據(jù)寄存器來實現(xiàn)。 TLC320AD50 通過同步串行接口與 DSP 相連接。該接口芯片采用了重復(fù)采樣的∑ ?技術(shù)，并且在 A/D 轉(zhuǎn)換前，信號經(jīng)過內(nèi)插濾波器的濾波處理，和抽樣濾波器的濾波處理。本設(shè)計采用 TI公司的音頻編解碼器 TLC320AD50 與 DSP 芯片進行 A/D 和 D/A 接口。 第三章 系統(tǒng) 硬件設(shè)計 TMS320C54X硬件系統(tǒng)基本組成如圖所示，根據(jù)本設(shè)計的特點，下面將選擇性的介紹其中部分原理和設(shè)計方法 第 4 頁 共 27 頁 圖 31 TMS320C54X硬件系統(tǒng)基本組成 圖 167。其市場前景