【正文】 耦合指令 存儲器 N 存 儲 器 從 外 設(shè) 緊耦合數(shù)據(jù) 存儲器 N S M S M Avalon 轉(zhuǎn)換結(jié)構(gòu) NiosII處理器 內(nèi)核 S M Avalon 從端口 Avalon 主端口 NiosII內(nèi)核訪問存儲器和 I/O的方式 高速緩存： NIOSⅡ 體系結(jié)構(gòu)：指令緩存、數(shù)據(jù)緩存 高速緩存采用 片內(nèi) SRAM實(shí)現(xiàn) 緩存是可配置的： 大小、有無 緩存運(yùn)行時(shí)是一直使能的，可采用軟件指令旁路緩存： 保證程序執(zhí)行時(shí)間的可預(yù)測性 高速緩存改善系統(tǒng)性能的前提： 1）常規(guī)存儲位于片外，訪問時(shí)間比片內(nèi)長 2）最大的對性能關(guān)鍵的循環(huán)指令的長度小 于指令緩存 3）最大的對性能關(guān)鍵的數(shù)據(jù)塊的長度小于 數(shù)據(jù)緩存 對于數(shù)據(jù)和代碼常駐緩存的場合，采用緊耦合存儲器更好 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 27 NIOSⅡ 處理器的體系結(jié)構(gòu) 程序計(jì) 數(shù)器 通用寄 存器文 件 指令 總線 選擇 邏輯 數(shù)據(jù) 總線 選擇 邏輯 指令 高速 緩存 數(shù)據(jù) 高速 緩存 緊耦合指令 存儲器 1 緊耦合數(shù)據(jù) 存儲器 1 緊耦合指令 存儲器 N 存 儲 器 從 外 設(shè) 緊耦合數(shù)據(jù) 存儲器 N S M S M Avalon 轉(zhuǎn)換結(jié)構(gòu) NiosII處理器 內(nèi)核 S M Avalon 從端口 Avalon 主端口 NiosII內(nèi)核訪問存儲器和 I/O的方式 緊耦合存儲器： 緊耦合存儲器是 NIOS核的一個(gè)主端口，緊耦合存儲器采用 片內(nèi) SRAM實(shí)現(xiàn) 緊耦合存儲器 是可配置的： 大小、有無 緊耦合存儲器的優(yōu)點(diǎn)： 1）性能類似于高速緩存 2）軟件可保證 對性能關(guān)鍵的代碼和數(shù)據(jù)常 駐緊耦合存儲器 3） 代碼執(zhí)行的確定性 可保證 軟件角度：訪問緊耦合存儲器同其他存儲器 若系統(tǒng)的存儲需求緊耦合存儲器可滿足，則代碼可全放緊耦合存儲器； 若系統(tǒng)的存儲需求較大，則需要選擇對性能關(guān)鍵的代碼放在緊耦合存儲器中。數(shù)據(jù)主端口 支持流水線模式 （數(shù)據(jù)緩存線大于 4字節(jié)）， 不支持流水線模式 （數(shù)據(jù)緩存線小于 4字節(jié)） ； NiosⅡ 通過 支持片內(nèi)高速緩存 來改善訪問低速存儲器的平均數(shù)據(jù)傳輸速度。 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 24 NIOSⅡ 處理器的體系結(jié)構(gòu) 程序計(jì) 數(shù)器 通用寄 存器文 件 指令 總線 選擇 邏輯 數(shù)據(jù) 總線 選擇 邏輯 指令 高速 緩存 數(shù)據(jù) 高速 緩存 緊耦合指令 存儲器 1 緊耦合數(shù)據(jù) 存儲器 1 緊耦合指令 存儲器 N 存 儲 器 從 外 設(shè) 緊耦合數(shù)據(jù) 存儲器 N S M S M Avalon 轉(zhuǎn)換結(jié)構(gòu) NiosII處理器 內(nèi)核 S M Avalon 從端口 Avalon 主端口 NiosII內(nèi)核訪問存儲器和 I/O的方式 數(shù)據(jù)主端口： NiosⅡ 數(shù)據(jù)總線： 32位 Avalon主端口 。 NiosⅡ 通過 支持片內(nèi)高速緩存 來改善訪問低速存儲器的平均取指速度。 指令主端口只執(zhí)行一個(gè)功能： 取指 。 NIOSⅡ 體系結(jié)構(gòu)采用 小端方式 ，高字節(jié)放高地址，低字節(jié)放低地址。 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 19 NIOSⅡ 處理器的體系結(jié)構(gòu) 地址發(fā)生器 程序控制器 異?？刂破? 中斷控制器 通用寄存器 r0..r31 控制寄存器 ctl0..ctl5 指令 Cache 數(shù)據(jù) Cache 算術(shù)邏輯單元 （ ALU） 用戶定制指令邏輯 JTAG調(diào)試模塊 NiosII 處理器核 緊耦合 指令存儲器 緊耦合 指令存儲器 緊耦合 數(shù)據(jù)存儲器 緊耦合 數(shù)據(jù)存儲器 指令總線 數(shù)據(jù)總線 clock reset 軟件調(diào)試 JTAG接口 中斷源 [0..31] 用戶 IO信號 cpu_resetrequest cpu_resettaken NIOSⅡ 處理器的 存儲器和I/O結(jié)構(gòu) 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 20 NIOSⅡ 處理器的體系結(jié)構(gòu) 程序計(jì) 數(shù)器 通用寄 存器文 件 指令 總線 選擇 邏輯 數(shù)據(jù) 總線 選擇 邏輯 指令 高速 緩存 數(shù)據(jù) 高速 緩存 緊耦合指令 存儲器 1 緊耦合數(shù)據(jù) 存儲器 1 緊耦合指令 存儲器 N 存 儲 器 從 外 設(shè) 緊耦合數(shù)據(jù) 存儲器 N S M S M Avalon 轉(zhuǎn)換結(jié)構(gòu) NiosII處理器 內(nèi)核 S M Avalon 從端口 Avalon 主端口 NiosII內(nèi)核訪問存儲器和 I/O的方式 數(shù)據(jù)存儲器端口 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 21 NIOSⅡ 處理器的體系結(jié)構(gòu) 程序計(jì) 數(shù)器 通用寄 存器文 件 指令 總線 選擇 邏輯 數(shù)據(jù) 總線 選擇 邏輯 指令 高速 緩存 數(shù)據(jù) 高速 緩存 緊耦合指令 存儲器 1 緊耦合數(shù)據(jù) 存儲器 1 緊耦合指令 存儲器 N 存 儲 器 從 外 設(shè) 緊耦合數(shù)據(jù) 存儲器 N S M S M Avalon 轉(zhuǎn)換結(jié)構(gòu) NiosII處理器 內(nèi)核 S M Avalon 從端口 Avalon 主端口 NiosII內(nèi)核訪問存儲器和 I/O的方式 NIOSⅡ 體系結(jié)構(gòu)采用哈佛結(jié)構(gòu)： 指令總線和數(shù)據(jù)總線分開 指令總線和數(shù)據(jù)總線均為 遵循Avalon主端口規(guī)范的主端口 數(shù)據(jù)主端口 可連接存儲器和外設(shè) 指令主端口 只連接存儲器 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 22 NIOSⅡ 處理器的體系結(jié)構(gòu) 程序計(jì) 數(shù)器 通用寄 存器文 件 指令 總線 選擇 邏輯 數(shù)據(jù) 總線 選擇 邏輯 指令 高速 緩存 數(shù)據(jù) 高速 緩存 緊耦合指令 存儲器 1 緊耦合數(shù)據(jù) 存儲器 1 緊耦合指令 存儲器 N 存 儲 器 從 外 設(shè) 緊耦合數(shù)據(jù) 存儲器 N S M S M Avalon 轉(zhuǎn)換結(jié)構(gòu) NiosII處理器 內(nèi)核 S M Avalon 從端口 Avalon 主端口 NiosII內(nèi)核訪問存儲器和 I/O的方式 字 (小端模式 ) 低字節(jié) 高字節(jié) 高地址 低地址 存儲器與外設(shè)的訪問： NiosⅡ 體系結(jié)構(gòu)提供 映射為存儲器的 I/O訪問 。例如： ?第 0位為 1：表示允許第 0號中斷發(fā)生； ?第 0位為 0：表示禁止第 0號中斷發(fā)生； Ipending — 中斷發(fā)生標(biāo)志寄存器： 每一位反映一個(gè)中斷發(fā)生。 第 0位 PIE — 處理器中斷允許位： 1：表示處理器允許外設(shè)中斷 0：表示處理器禁止外設(shè)中斷 PIE為 1時(shí)，中斷是否被處理還要看 ienable寄存器的值 黑龍江科技學(xué)院 計(jì)算機(jī)控制教研室 17 控制寄存器組 寄存器 名字 bit位意義： 31…2 1 0 ct10 status 保留 U PIE ct11 estatus 保留 EU EPIE ct12 bstatus 保留 BU BPIE ct13 ienable 中斷允許位 ct14 ipending 中斷發(fā)生標(biāo)志位 ct15 cpuid 唯一的 CPU序列號 estatus、 bstatus — status寄存器的影子寄存器： ?發(fā)生斷點(diǎn)或者異常時(shí)，保存 status寄存器的值； ?斷點(diǎn)或異常處理返回時(shí)，恢復(fù) status寄存器的值。