【正文】 I N2M C L K O U T3R E S T5A I N +7A I N 8A V D D6A G N D11R E F +9R E F 10CS4D O U T13D I N14D R D Y12D G N D16D V D D31 5 9A D 77 15 圖 37 AD7715 引腳圖 AD7715 片內有四 個寄存器：通信寄存器、設置寄存器、測試寄存器和數(shù)據(jù)寄存器 [15]。此輸出移位寄存器可含有來自設定寄存器、通訊寄存器或數(shù)據(jù)寄存器的信息，具體是哪一個寄存器，取決于通訊寄存器中的寄存器設定位； DIN：寫到片內輸入移位寄存器串行數(shù)據(jù)的串行輸入端。當 DRDY 為高時，不能進行讀操作，或者說，當數(shù)據(jù)正在更新時，應當避免從數(shù)據(jù)寄存器中讀數(shù)。當完成全部 16 位的讀操作時，此引腳變成高電平。有效時，可將片內的控制邏輯、接口邏輯、校準系數(shù)、數(shù)字濾波器以及模擬調制器復位到上電狀 態(tài)； AVDD：模擬正電源， AD77153 為 3V， AD77155 為 5V； AIN+、 AIN：模擬輸入，分別為片內可編程增益放大器差動模擬輸入的正、負端； REF IN(+)：參考輸入， AD7715 參考差動輸入的正端，該端電位必須大于 REF IN()， REF IN(+)可連接在 AVDD 與 AGND 之間； REF IN()：參考輸入， AD7715 參考差動輸入的負端， REF IN()可連接在 AVDD和 AGND 之間，但 REF IN()必須小于 REFIN(+)； AGND：模擬地，正確操作時，其它引腳的電壓相對 AGND 應不低于 30mV； DRDY ：邏輯輸出。無論采用哪一種時鐘，其頻率必須是 1MHz 或； MCLK OUT：當器件的主時鐘信號由晶振提供時此引腳與 MCLK 1N 引腳和晶振兩引腳相連。 圖 36 AD7715 的功能框圖 AD7715 的引腳排列如圖 37 所示，各引腳的功能如下： SCLK：串行時鐘、邏輯輸入； MCLK IN：器件的主時鐘信號。它具有 %的非線性、片內可編程增益放大器、差動輸入、三線串行接口、緩沖輸入、輸出更新速度可編程等特點。然后 CPU 把從外部 RAM 中讀出的數(shù)據(jù)經 P0 口送到 CPU 的累加器中或者把累加器中的數(shù)據(jù)經 P0 口送到外部 RAM 中，最后終止指令的執(zhí)行。 圖 34 片外 RAM 讀 /寫時序 CPU 先將數(shù)據(jù)指針中的低八位地址數(shù)據(jù)送到 P0 口上，高八位地址數(shù)據(jù)送到 P2 口上，在第一個 ALE 的下降沿時鎖存 P0 口地址。一類是讀片外 ROM 指令，本課題硬件電路沒有涉及到片外 ROM，所以在此不作介 紹。另一類用于片外存儲器或 I/O 端口的控制，需要通過器件的控制引腳送到片外，這部分時序對于分析本課題硬件電路原理至關重要。 CPU 發(fā)出的時序信號有兩類。單片機在執(zhí)行指令時， CPU 首先要 到程序存儲器中取出需要執(zhí)行指令的指令碼，然后對指令碼譯碼，并由時序部件產生一系列控制信號去完成指令的執(zhí)行。如圖 33 右圖所示。二極管可以實現(xiàn)快速釋放電容電量的功能，滿足短時間復位的要求。 本課題使用的復位電路是由 22uF 的電容，開關按鍵， 1 千歐的電阻及 IN4148 二極管組成。這種電路的工作原理是：通電時，電容兩端相當于時短路，于是 RESET 引腳上為高電平，然后電源通過電阻對電容充電， RESET端電壓慢慢 下降，降到一定程度，即為低電平，單片機開始止常工作。振蕩周期就是晶振的振蕩周期。 RST 引腳是復位信號的輸入端，高電平有效。為擺脫困境，可將單片機復位，以重新啟動。其主要功能是將程序計數(shù)器 PC 初始化為 0000H，使單片機從 0000H 單元開始執(zhí)行程序。 本課題所用的時鐘電路如圖 32 左圖所示。由于外部時鐘信號是通過一 個 2 分頻觸發(fā)器后作為內部時鐘信號的，所以對外部時鐘信號的占空沒有特殊要求，但最小高電平持續(xù)時間和最大低電平持續(xù)時間應符合產品技術條件的額定要求。采用外部時鐘的電路如圖 32 右圖所示。如果使用石英晶體，電容使用 30pF 士 l0pF，如果使用陶瓷諧振器 ， 電容使用 40pF 士 l0pF。 外接石英晶體 (或陶瓷諧振器 )及電容 C1， C2 接在放大器的反饋回路中構成并聯(lián)振蕩電路。 AT89S52 中有一個構成內部振蕩器的高增益反相放大器，引腳 XTAL1 和 XTAL2分別是該放大器的輸入和輸出端。 (4)振蕩器引腳 XTAL1：振蕩器反相放大器和內部時鐘發(fā)生電路的輸入端。為了執(zhí)行內部程序指令， EA 應該接 VCC。 EA /VPP：訪問外部程序存儲器控制信號。 PSEN ：外部程序存儲器選通信號。而只有在 MOVX 或 MOVC 指令執(zhí)行時 ALE 才被激活。然而，特別強調，在每次訪問外部數(shù)據(jù)存儲器時，會跳過一個 ALE 脈沖。在對 flash 存儲器編程時，此引腳也用作編程輸入脈沖 PROG 。 ALE/ PROG ：地址鎖存控制信號。特殊寄存器 AUXR(地址 8EH)上的 DISRTO 位可以使此功能無效。晶振工作時， RST 引腳的輸入高電平有 2 個機器周期就會對單片機復位。在 flash 編程和校驗時， P3 口也接收一些控制信號 。作為輸入使用時，被輸入信號拉低的引腳由于內部上拉電阻的原因，將輸出電流 IIL。在 flash 編程和校驗時， P2 口也接收高 8 位地址字節(jié)和一些控制信號。在這種應用中， P2 口使用強的內部上拉發(fā)送 1。作為輸入使用時，輸入信號拉低的引腳由于內部上拉電阻的原因，將輸出電流 IIL。 表 31 P1 端口 第二功能 口線 第二功能 信號名稱 T2 定時器 /計數(shù)器 T2 的外部計數(shù)輸入，時鐘輸出 T2EX 定時器 /計數(shù)器 T2 的捕捉 /重載觸發(fā)信號和方向控制 MOSI 在系統(tǒng)編程用 MISO 在系統(tǒng)編程用 SCK 在系統(tǒng)編程用 P2 端口： P2 口也是一個具有內部上拉電阻的 8 位雙向 I/O 口， P2 輸出緩沖器能驅動 4 個 TTL 邏輯平。此外， 和 分別作定時器 /計數(shù)器 2 的外部計數(shù)輸入（ ）和時器 /計數(shù)器 2 的觸發(fā)輸入（ ），具體如表 31 所示。對 P1 端口寫 “1”時，內部上拉電阻把端口拉高，此時可以作為輸入口使用。在對 flash 存儲器行編程時， P0 口用于接收指令字節(jié)；在程序校驗時，輸出指令字節(jié)；這時需要外部上拉電阻。當訪問外部程序和數(shù)據(jù)存儲器時， P0 可用作 多路復用的低字節(jié)地址 /數(shù)據(jù)總線。作為輸出口，每位能驅動 8 個 TTL 邏輯電平。同時該芯片還具有 PDIP、 TQFP、和 PLCC 三種封裝式，以適應不同產品的需求。 P 2. 021P 2. 122P 2. 223P 2. 324P 2. 425P 2. 526P 2. 627P 2. 728P 3. 0/ R X D10P 3. 1/ T X D11P 3. 2/ I N T 012P 3. 3/ I N T 113P 3. 4/ T 014P 3. 5/ T 115P 3. 6/ W R16p3 .7/ R D17X T A L 118X T A L 219R S T9V C C40P 0. 039P 0. 138P 0. 237P 0. 336P 0. 435P 0. 534P 0. 633P 0. 732E A / V P P31P S E N29P 1. 78P 1. 67P 1. 56P 1. 45P 1. 34P 1. 23P 1. 12P 1. 01A T 89 S 52A L E / P R O G30G N D20 圖 31 AT89S52 引腳圖 ： ● 兼容 MCS51 指令系統(tǒng) ● 32 個雙向 I/O 口 ● 3 個 16 位 可編程定時 /計數(shù)器 ● 全雙工 UART 串行中斷口線 ● 2 個外部中斷源 ● 中斷喚醒省電模式 ● 看門狗（ WDT）電路 ● 靈活的 ISP 字節(jié)和分頁編程 ● 8k可反復摖寫（ 1000 次） ISP Flash ROM ● 工作電壓 ● 時鐘頻率 033MHz ● 2568bit內部 RAM ● 低功耗空閑和省電模式 ● 3 級加密位 ● 軟件設置空閑和省電功能 ● 雙數(shù)據(jù)寄存器指針 AT89S52 設計和配置了振蕩頻率可為 0Hz 并可通過軟件設置省電模式。 第 3 章 系統(tǒng)的硬件設計 單片機 功能介紹 本課題采用 ATMEL 公司的 AT89S52 單片機作為控制系統(tǒng)的核心。 圖 23 恒流源理圖 負載 集電極電流 Ic 發(fā)射極電流 Ie 負反饋 Uf 基極電流 Ib Ic=∞ Ib 本章小結 本章首先綜述了幾種恒流源并確定了系統(tǒng)的總體方案，對各個模塊的功能進行了分析，并 且給出了系統(tǒng)的實現(xiàn)性能。 E 管腳電壓 Uf =IeR5 ΔU=UD/AUf 當通過達林頓管的集 電極 C 和發(fā)射極 E 上的電流變大時，功率電阻上的電壓升高，ΔU為負值，則 B 管腳的電位降低，從而使流過達林頓管的集電極 C 和發(fā)射極電流降低。達林頓管 E 管腳和地之間接一個功率電阻 也是采樣電阻，采用 歐姆大功率康銅絲電阻，具有功率大、受熱情況下阻止改變不大， 把達林頓管的 E 管腳和 OP07 的反相輸入端相連，使功率電阻的電位送到 OP07，來鉗位達林頓管基極 B 管腳的電位。電流放大倍 數(shù)為 1000～ 15000 倍。經過 的電阻和 1K 的電位器加到單運放 OP07 的同相輸入端 ,調節(jié)電位器的阻值的大小可調節(jié)同相輸入端的電位 ， 從而改變輸出點的電位 ， 輸出電位加到達林頓管的 B 管腳上，進入達林頓信號產生自激信號，通過 C1 過濾掉。因為在高穩(wěn)定電源中，溫度系數(shù)和漂移這兩個關鍵的技術指標的好壞都是由這個因素所決定的 [4]。在選擇元器件時，要重點考慮第三個因素。構成穩(wěn)定電源的元器件質量不好，參數(shù)有變化或完全失效時，就不可能有效地調節(jié)前兩種原因引起的波動 ； (4)元器件因受溫度、濕度等環(huán)境影響而改變性能也會影響穩(wěn)定電源的輸出不穩(wěn)。如果負載短路，負載電流會很大，電源的輸出電壓會趨于接近于零，時間一長還會燒壞電源；如果負載開路 ，沒有電流流過負載，輸出電壓就會升高。產生變化的原因是多方面的，主要有以下四個因素： LED 顯示 單 片 機 控 制 系 統(tǒng) A/D 恒流源 主電路 負 載 鍵盤控制 D/A (1)電網輸入電壓不穩(wěn)定所致。 該系統(tǒng)輸出電流范圍較大，并且輸出電流與給定值偏差的絕對值及紋波電流較小，具有功能強、性能可靠、體積小、電路簡單的特點，分為以下幾個組成部分：單片機控制系統(tǒng)、 A/D 和 D/A 轉換模塊、恒流源模塊、 負載、 鍵盤及顯示模塊，系統(tǒng)框圖如圖 21 所示。為實現(xiàn)對輸出電流的控制 :一方面 ,通過 D/A 輸出實現(xiàn)電流的預置 ,再通過運算放大器控制晶體管的輸出電流 。 總體方案的選取及系統(tǒng)性能 本課題要設計的基于單片機控制的直流恒流源，以直流穩(wěn)壓電源和穩(wěn)流電源為核心 ,結合單片機最小系統(tǒng)實現(xiàn)對輸出電流的控制。 3 集成運放恒流源 由于溫度對集成運放參數(shù)影響不如對晶體管或場效應管參數(shù)影響之顯著 ,由集成運放構成的恒流源具有穩(wěn)定性更好 ,恒流性能更高之優(yōu)點 。 2 場效應管恒流源 場效應管恒流源較之晶體管恒流源 ,其等效內阻較小 ,但增大電流負反饋電阻 ,場效應管恒流源會取得更好的效果 .且無需輔助電源 ,是 一個純兩端網絡 ,這種工作方式十分有用 ,可以用來代替任意一個歐姆電阻 。 1 晶體管恒流源 這類恒流源以晶體三極管為主要組成器件 ,利用晶體三極管集電極電壓變化對電流影響小 ,并在電路中采用電流負反饋來提高輸出電流之恒定性 .通常 ,還采用一定的溫度補償和穩(wěn)壓措施。 并且在差動放大電路、脈沖產生電路中得到了廣泛應用。 第 2 章 系統(tǒng)的總體設計 恒流源綜述 恒流源 ,是一種能向負載提供恒定電流之電路 。 第 3 章 ： 詳細闡述系統(tǒng)各個模塊的設計，本章是全文的重點，包括 A/D、 D/A 轉換電路，鍵盤輸入， LED 輸出顯示電路的 設計等。 論文的總體結構： 第 1 章 ： 概述恒流源的發(fā)展歷程，剖析其研究現(xiàn)狀，引出本論文的研究內容。為實現(xiàn)對輸出電流的控制 :一方面 ,通過 D/A 輸出實現(xiàn)電流的預置 ,再 通過運算放大器控制晶體管的輸出電流