頻綜的現(xiàn)狀與未來展望-文庫吧資料
2024-08-31 17:15本頁面
【正文】 設(shè)計(jì)目標(biāo)。將來預(yù)計(jì)通過減少PLL殘留本底噪聲來提高性能，以支持兆赫范圍的環(huán)路濾波。通過使用藍(lán)寶石諧振腔或者光學(xué)方法的高Q值振蕩器可以進(jìn)一步提高性能3033。同樣高頻振蕩器（如SAW和DRO）在100KHz及其以上頻率偏移量上有更好的表現(xiàn)2429。此外，它的短期穩(wěn)定性也優(yōu)于100MHz振蕩器。雖然沒有理想電路，所有當(dāng)前的發(fā)展方向是力求理想。如今商用OCXO的輸出在10KHz和100MHz偏移量達(dá)到170至176dBc/Hz（甚至更好）。主要性能特點(diǎn)（如相位噪聲、雜散和切換速度）正在逐步接近那些專用測(cè)試和測(cè)量信號(hào)發(fā)生器。此外，現(xiàn)在工業(yè)界需要更復(fù)雜的包括傳統(tǒng)的模擬調(diào)制（幅度、頻率、相位和脈沖）到復(fù)雜的矢量形式，如IQ調(diào)制的波形。然而，較新的設(shè)計(jì)帶來更多的如振幅均衡和控制功能。發(fā)展和未來預(yù)測(cè)傳統(tǒng)上綜合器是為了在其工作頻率范圍內(nèi)產(chǎn)生一個(gè)連續(xù)信號(hào)。然而高頻集成電路的快速發(fā)展可以使DDS工作在微波頻率，具有微赫茲的分辨率、納秒級(jí)的切換速度和內(nèi)置調(diào)制。雖然目前并不常見，不適用DAC的解決方案也是可以的（例如，使用數(shù)字時(shí)間轉(zhuǎn)換）23。如今FPGA有足夠的能力來建立相當(dāng)復(fù)雜的多核相位累加器和索引表，由數(shù)位截取導(dǎo)致的雜散電平可忽略不計(jì)。DSS的形式可以是完全集成的專用芯片或可以使用單獨(dú)的現(xiàn)場(chǎng)可編程門陣列（FPGA）和DAC芯片來實(shí)現(xiàn)。雖然可以工作在高于奈奎斯特區(qū)，但是性能下降非?？?。主要的缺點(diǎn)是可用帶寬受限。然而最有價(jià)值的DDS的特性是其由相位累加器的長(zhǎng)度確定的極精細(xì)的頻率分辨率，很容易實(shí)現(xiàn)亞赫茲的水平。因此頻率切換速度非常高，和直接模擬方案速度差不多。最后使用低通濾波器濾除雜散，完成波形創(chuàng)建。最初，使用相位累加器和查表來創(chuàng)建所需信號(hào)的數(shù)字代碼（見圖11）。因此，雖然直接模擬綜合提供了極好的調(diào)諧速度和相位噪聲，它只有限適合于可以忍受相當(dāng)高成本的應(yīng)用。此非凡的設(shè)計(jì)需要付出一定的努力和仔細(xì)的頻率規(guī)劃。包括需要去掉的邊帶、本振泄漏和互調(diào)產(chǎn)物。輸出頻率的數(shù)量可以通過增加基礎(chǔ)頻率的數(shù)量和/或混頻器的階數(shù)來實(shí)現(xiàn)，然而，這迅速增加了設(shè)計(jì)復(fù)雜性和元件的總數(shù)量。相位噪聲主要取決于所用的固定頻率源的噪聲，可以做到非常低。圖10：直接模擬綜合器。直接模擬綜合技術(shù)的關(guān)鍵優(yōu)勢(shì)是切換速度非?？?，范圍在微秒到納秒級(jí)。顧名思義，所需信號(hào)通過混頻和濾波直接產(chǎn)生（即不用再生），如圖10所示。圖9：在鎖相環(huán)反饋路徑中使用一連串混頻器。在這種情況下混頻器互調(diào)產(chǎn)物和鑒相器頻率諧波可以很容易地被環(huán)路濾濾除22。在反饋回路中使用混頻器一個(gè)聰明的解決方案是如圖9所示在鎖相環(huán)反饋路徑內(nèi)利用一連串混頻器。為了保證分頻比最小，偏移信號(hào)頻率應(yīng)盡量靠近射頻輸出頻率。對(duì)于一個(gè)固定的偏移頻率，擴(kuò)大輸出頻率帶寬會(huì)導(dǎo)致混頻器輸出的中頻頻率升高。圖7：在PLL反饋路徑中插入乘法器。圖6：頻率偏移方法改善鎖相環(huán)性能。此外，通過在反饋路徑中用乘法器代替分頻器可以進(jìn)一步減少PLL器件的殘余噪聲的影響，如圖7所示。在某些情況下（例如，當(dāng)工作頻率范圍較窄時(shí)）可以完全消除分頻器的反饋。PLL綜合器中的頻率偏移和倍頻在頻率綜合器反饋路徑上使用頻率轉(zhuǎn)換（混頻）技術(shù)可以大大提高頻率綜合器的主要特性，如圖6所示。注意上變頻相關(guān)的DDS帶寬減少，往往需要根據(jù)所需的特定的頻率規(guī)劃進(jìn)一步擴(kuò)展。在這兩種情況下，總的環(huán)路分頻系數(shù)由VCO輸出和鑒相器比較頻率之間的比率決定。此外由于PLL的乘法機(jī)制，進(jìn)一步惡化了雜散。DDS具有良好的頻率分辨率，用于高頻參考頻率或作為小數(shù)分頻器，如圖4所示。此外盡管減小了分頻比，其依然可能大到影響PLL性能。因此，對(duì)于一個(gè)給定的輸出頻率，可以通過改變參考頻率和相應(yīng)的分頻比的方式來移動(dòng)（然后過濾掉）一個(gè)不想要的雜散。一種降低小數(shù)分頻雜散的聰明的做法是利用一個(gè)可變參考頻率。多模分頻器往往和DeltaSigma調(diào)制器一起使用，產(chǎn)生隨機(jī)頻率雜散并將它們推向更高的偏移頻率，使其可以通過回路濾波器過濾掉。另一種方法是使用一個(gè)允許更大的分頻系數(shù)的多模分頻器。有很多技術(shù)可以降低小數(shù)分頻的雜散1921。由于頻率劃分變化以同樣的頻率周期性地產(chǎn)生，它在綜合器的輸出頻譜中表現(xiàn)為離散的雜散。此方案最大的問題是小數(shù)N分頻器輸出的瞬時(shí)頻率不恒定。另一種了解這個(gè)過程的方法是計(jì)算在給定時(shí)間間隔內(nèi)由此復(fù)雜的分頻器產(chǎn)生的脈沖數(shù)。小數(shù)分頻頻率綜合器小數(shù)N分頻綜合器打破了頻率分辨率和其它特性之間的聯(lián)系，通過采用小數(shù)分頻比使得對(duì)于一個(gè)給定的步長(zhǎng)允許更高的比較頻率。因此，這個(gè)簡(jiǎn)單的單環(huán)架構(gòu)鎖相環(huán)受限于相互排斥的設(shè)計(jì)目標(biāo)。此外頻率綜合器的切換速度由其環(huán)路帶寬決定，因此受限于鑒相器比較頻率。工作在小步長(zhǎng)的傳統(tǒng)的整數(shù)分頻鎖相環(huán)，分頻比較大是因?yàn)椴介L(zhǎng)必須等于鑒相器的比較頻率。對(duì)頻率綜合器性能的主要影響是由為了實(shí)現(xiàn)較高的頻率所需的大分頻比和較高的分辨率引起的。圖3：?jiǎn)位芈锋i相環(huán)綜合器。鑒相器對(duì)比兩個(gè)輸入信號(hào)從而產(chǎn)生誤差電壓，使其經(jīng)過濾波（和可選放大）后調(diào)節(jié)VCO產(chǎn)生鎖定的頻率：fOUT=NfPD，其中fPD是鑒相器輸入端
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