freepeople性欧美熟妇, 色戒完整版无删减158分钟hd, 无码精品国产vα在线观看DVD, 丰满少妇伦精品无码专区在线观看,艾栗栗与纹身男宾馆3p50分钟,国产AV片在线观看,黑人与美女高潮,18岁女RAPPERDISSSUBS,国产手机在机看影片

正文內(nèi)容

電子設(shè)計自動化實驗指導(dǎo)書-文庫吧資料

2025-08-09 06:03本頁面
  

【正文】 L模型:在每個時鐘的上升沿,循環(huán)移位寄存器shift根據(jù)控制指令control將輸入數(shù)據(jù)d循環(huán)左移相應(yīng)位后輸出。邏輯移位寄存器的特點是,高位和低位移入的數(shù)據(jù)都為零;算術(shù)移位寄存器的特點是,高位移入的數(shù)據(jù)為相應(yīng)符號的擴展,低位移入的數(shù)據(jù)為零。圖2117為通用寄存器的仿真波形圖:圖2117 通用寄存器的仿真圖形(2)移位寄存器:顧名思義,移位寄存器的功能是寄存輸入數(shù)據(jù),并在控制信號的作用下將輸入數(shù)據(jù)移位輸出。(1)通用寄存器:通用寄存器的功能是在時鐘的控制下將輸入數(shù)據(jù)寄存,在滿足輸出條件時輸出數(shù)據(jù)。顧名思義,寄存器主要是用來寄存信號的值,包括標(biāo)量和向量。如果此時復(fù)位信號clr有效(高電平),JK觸發(fā)器jkff2被復(fù)位,輸出信號q為低電平;如果復(fù)位信號clr無效(低電平),而置位信號prn有效(高電平),則JK觸發(fā)器jkff2被置位,輸出信號q為高電平;如果復(fù)位信號clr和置位信號prn都無效(低電平),在時鐘上升沿,根據(jù)j、k信號的變化,輸出信號q作相應(yīng)的變化。圖2115為基本JK觸發(fā)器的仿真波形圖:圖2115 基本JK觸發(fā)器的仿真圖形例21212為帶異步復(fù)位(clr)、置位(prn)的JK觸發(fā)器的VHDL模型:jkff2是一個帶有異步復(fù)位和置位的JK觸發(fā)器模型。在時鐘上升沿,根據(jù)j、k信號,輸出信號q作相應(yīng)的變化。為了更清晰的表示出JK觸發(fā)器的工作過程,以下給出JK觸發(fā)器的真值表(如表211所示)。如果此時復(fù)位信號clr有效(高電平),T觸發(fā)器tff3被復(fù)位,輸出信號q為低電平;如果復(fù)位信號clr無效(低電平),而時鐘信號clk出現(xiàn)上跳沿,并且觸發(fā)器翻轉(zhuǎn)使能信號en有效(高電平),則T觸發(fā)器tff3的輸出信號q發(fā)生翻轉(zhuǎn);否則,輸出信號q保持不變。圖2113為帶異步置位T觸發(fā)器的仿真波形圖:圖2113 帶異步置位T觸發(fā)器的仿真圖形例21210為帶使能(enable)端和異步復(fù)位T觸發(fā)器的VHDL模型:tff3是一個帶有異步復(fù)位和使能的T觸發(fā)器。每當(dāng)時鐘信號clk或者置位信號prn有跳變時進程被激活。如果此時復(fù)位信號clr有效(高電平),T觸發(fā)器tff1被復(fù)位,輸出信號q為低電平;如果復(fù)位信號clr無效(低電平),而時鐘信號clk出現(xiàn)上跳沿,則T觸發(fā)器tff1的輸出信號q發(fā)生翻轉(zhuǎn);否則,輸出信號q保持不變。例2128為帶異步復(fù)位T觸發(fā)器的VHDL模型:tff1是一個帶有異步復(fù)位的T觸發(fā)器。圖2111為帶同步置位和復(fù)位D觸發(fā)器的仿真波形圖:圖2111 帶同步置位和復(fù)位D觸發(fā)器的仿真圖形(2)T觸發(fā)器T觸發(fā)器的特點是在時鐘沿處輸出信號發(fā)生翻轉(zhuǎn)。圖2110為帶同步復(fù)位D觸發(fā)器仿真波形圖:圖2110 帶同步復(fù)位D觸發(fā)器的仿真圖形例2127為帶同步置位和復(fù)位D觸發(fā)器的VHDL模型:dff7是一個帶同步復(fù)位和置位的D觸發(fā)器,當(dāng)時鐘信號clk有跳變時激活進程。圖219為帶同步置位D觸發(fā)器的仿真波形圖:圖219 帶同步置位D觸發(fā)器的仿真圖形例2126為帶同步復(fù)位D觸發(fā)器的VHDL模型:dff6是一個帶同步復(fù)位的D觸發(fā)器,當(dāng)時鐘信號clk有跳變時激活進程。在該例中dff5是一個帶同步置位的D觸發(fā)器,當(dāng)時鐘信號clk有跳變時激活進程。如果此時復(fù)位信號clr有效(高電平),D觸發(fā)器dff4被復(fù)位,輸出信號q為低電平;如果復(fù)位信號clr無效(低電平),而置位信號有效(高電平),D觸發(fā)器dff4被置位,輸出信號q為高電平;如果復(fù)位信號clr和置位信號prn都無效(低電平),而且此時時鐘出現(xiàn)上跳沿,則D觸發(fā)器dff4的輸出信號q變?yōu)檩斎胄盘杁;否則,D觸發(fā)器dff4的輸出信號q保持原值。如果此時復(fù)位信號clr有效(高電平),D觸發(fā)器dff3被復(fù)位,輸出信號q為低電平;如果復(fù)位信號clr無效(低電平),而且此時時鐘出現(xiàn)上跳沿,則D觸發(fā)器dff3的輸出信號q變?yōu)檩斎胄盘杁;否則,D觸發(fā)器dff3的輸出信號q保持原值。如果此時置位信號prn有效(高電平),D觸發(fā)器dff2被置位,輸出信號q為高電平;如果置位信號prn無效(低電平),而且此時時鐘出現(xiàn)上跳沿,則D觸發(fā)器dff2的輸出信號q變?yōu)檩斎胄盘杁;否則,D觸發(fā)器dff2的輸出信號q保持原值。例2121為簡單D觸發(fā)器的VHDL模型:D觸發(fā)器dff1是最簡單的D觸發(fā)器,沒有復(fù)位和置位信號,在每個時鐘信號clk的上升沿,輸出信號q值為輸入信號d;否則,觸發(fā)器dff1的輸出信號q保持原值。(1)D觸發(fā)器:D觸發(fā)器是最常用的觸發(fā)器。下圖214為異步鎖存器的仿真波形圖:圖214 異步鎖存器的仿真圖形1.觸發(fā)器(flipflop)觸發(fā)器(flipflop)是最基本的時序電路單元,指的是在時鐘沿的觸發(fā)下,引起輸出信號改變的一種時序邏輯單元。下圖213為同步鎖存器的仿真波形圖:圖213 同步鎖存器的仿真圖形(3)異步鎖存器:異步鎖存器,是指復(fù)位與時鐘不同步的鎖存器。在數(shù)字系統(tǒng)設(shè)計時,采用完全同步的鎖存器,可以避免時序錯誤。下圖211為單輸入電平鎖存器的仿真波形圖:圖211 單輸入電平鎖存器的仿真圖形例2112為多輸入電平鎖存器的VHDL模型:當(dāng)復(fù)位信號reset有效(高電平)時,鎖存器latch2被復(fù)位,輸出信號q為低電平;如果復(fù)位信號reset無效(低電平)時,則根據(jù)選擇信號s0、s1和s2來決定輸出信號q是選擇輸入信號data0、data1還是data2;如果s0、s1和s2都無效(低電平),則鎖存器輸出信號q保持原值不變,亦即數(shù)據(jù)鎖存。電平鎖存器的特點是:常常有多路數(shù)據(jù)輸入。下面我們將逐一介紹這三種鎖存器的VHDL模型的描述方式。 實驗原理1.鎖存器(latch):顧名思義,鎖存器(latch)是用來鎖存數(shù)據(jù)的邏輯單元。實驗內(nèi)容分別設(shè)計并實現(xiàn)鎖存器、觸發(fā)器、寄存器、計數(shù)器的VHDL模型。實驗四 基本時序邏輯電路的VHDL模型實驗?zāi)康?.掌握簡單的VHDL程序設(shè)計。下圖206為本例中一位全加器的仿真波形圖:圖206 一位全加器的仿真圖形實驗步驟1.在QuartusII ,輸入自己設(shè)計的VHDL程序代碼,編譯,仿真,鎖定管腳并下載到目標(biāo)芯片。用這個全加器級聯(lián)是形成加法器最簡單的實現(xiàn)方式,這種電路每個單元的結(jié)構(gòu)都相同、但是在操作數(shù)的字長較大時,由于進位要經(jīng)過多次傳遞,限制了這種電路的速度,并且和的各位產(chǎn)生的時刻也不同。下圖205為本例中移位器的仿真波形圖:圖205 移位器的仿真圖形6.全加器(Adder)加法器是最基本的運算單元。使用‘a(chǎn)mp。對于sr和sl的其他兩種輸入模式,將輸入信號直接賦給輸出信號。下面例2041為一個83優(yōu)先編碼器的VHDL源代碼模型:下圖204為本例中83優(yōu)先編碼器的仿真波形圖:圖204 83優(yōu)先編碼器的仿真圖形5.移位器(Shifter)數(shù)據(jù)的移位是很重要的操作,在一定的條件下,右移意味著被2除,左移意味著乘以2。有的編碼器要求輸入信號的各位中最多只有一位有效,且規(guī)定如果所有輸入位全無效時,編碼器輸出指定某個狀態(tài)。常見的譯碼器用途是把二進制表示的地址轉(zhuǎn)換為單線選擇信號。除了處理三態(tài)器件中的高阻態(tài)‘Z’外,綜合工具采用完全相同的方法來處理std_Logic和Bit數(shù)據(jù)類型。如下例2022的VHDL源代碼所示: 由于模型中使用了std_Logic和std_Logic_vector數(shù)據(jù)類型,sel可能的數(shù)值不止四種,所以兩種模型中都有一個分支來處理其他的數(shù)值。下例2021給出了四選一、被選擇數(shù)字寬度為3的選擇器VHDL源代碼模型: 在上面這個模型中,由于使用了條件賦值語句,所以寫得很簡短。下例2011給出了三態(tài)緩沖器的VHDL源代碼模型:在IEEE的1164標(biāo)準(zhǔn)程序包中,用Z表示高阻態(tài),現(xiàn)在的EDA綜合工具一般都能根據(jù)這種描述綜合得到三態(tài)器件。如果緩沖器的使能端en為1,則緩沖器的輸入端in1的信號值被復(fù)制到輸出端;如果緩沖器的使能端en為其它數(shù)值,則緩沖器的輸出端為高阻態(tài)。實驗原理1.三態(tài)緩沖器三態(tài)緩沖器(Tristate Buffer)的作用是轉(zhuǎn)換數(shù)據(jù)、增強驅(qū)動能力以及把功能模塊與總線相連接。實驗內(nèi)容分
點擊復(fù)制文檔內(nèi)容
教學(xué)課件相關(guān)推薦
文庫吧 www.dybbs8.com
備案圖鄂ICP備17016276號-1