【正文】
t1=5000 then t1:=0。event and clk=39。 variable t2:integer range 0 to 5000。 end process。 end if。 end if。 clk_1k=not clk_1k。 then if t1=250 then t1:=0。event and clk=39。 variable t2:integer range 0 to 100。 signal led1,led2:std_logic_vector(3 downto 0)。 signal dout:std_logic_vector(5 downto 0)。 signal t6:integer range 0 to 3。 signal clk_1k:std_logic。 architecture one of WER is signal t,r:integer range 0 to 1。 cout:out std_logic_vector(6 downto 0))。 duon:out std_logic_vector(5 downto 0)。 p:out std_logic。 use 。 use 。 end。 o=j。 end if。 led3=0000。 else h=100。 end if。 j=1110。039。 n=n+1。 then led3=0011。 elsif t=39。 j=1011。039。 n=n+1。then led3=0001。 then if n=0 then if u=39。 process(clk_1k) begin if i=39。 end if。 else t1:=t1+1。 else t2:=t2+1。 if t2=100 then t2:=0。139。 begin if clk39。 begin process (clk) variable t1:integer range 0 to signal h:std_logic_vector(2 downto 0)。 signal data:std_logic_vector(3 downto 0)。 architecture one